Beschreibung

Die Erfindung betrifft eine Vorrichtung und ein Verfahren zum Schalten, d.h. zum elektrischen Verbinden und Trennen, zweier elektrischer Potentiale. Ferner betrifft die Erfindung eine Verwendung der Vorrichtung.

Eine beispielhafte Realisierung bzw. Anwendung der erfindungsgemäßen Vorrichtung ist in dem von den Erfindern D. Lutz, P. Renz und B. Wicht veröffentlichten Artikel mit dem Titel„A 10mW Fully Integrated 2-to-13V-lnput Buck- Boost SC Converter with 81.5% Peak Efficiency", Solid-State Circuits Conference (ISSCC), 20 6 IEEE International / Session 12 / Efficient Power Conversion / 12.4, February 2, 2016, ISBN: 978-1-4673-9467-3, DOI: 10.1109/ISSCC.2016.7417988, beschrieben. Der Artikel ist vollständig durch Bezugnahme hierin eingeschlossen.

Transistoren, insbesondere Feldeffekttransistoren (FET) wie z.B. Metall-Oxid- Halbleiter-Feldeffekttransistoren (MOSFETs) weisen in der Regel eine oder mehrere sogenannte intrinsische Bodydioden auf, die in Anwendungen, in denen die Transistoren verwendet werden, berücksichtigt werden müssen.

Gerade in Anwendungen, in denen sich die Spannungspolarität über einem Transistor ändert, können unerwünschte Querströme durch dessen intrinsische Bodydiode auftreten. Dadurch kann es passieren, dass der Transistor nicht ausgeschaltet werden kann, d.h. nicht in einen Aus-Zustand bzw. in einen isolierenden Zustand gebracht werden kann. Dies ist gerade bei getakteten Anwendungen, wie z.B. bei Switched Capacitor (SC)-Wandlern, Power Factor Correction (PFC)-Schaltungen, AC-DC-Wandlern, DC-AC-Wandlern oder allgemein beim Schalten von Wechselspannungen (AC-Switching) problematisch. So kann ein ungewollter Stromfluss durch die intrinsische Bodydiode eines Transistors zu einem Fehlverhalten der jeweiligen Anwendung führen. Beispielsweise kann ein Wandler, bei dem ein oder mehrere solcher Transistoren als Schalter verwendet werden, insbesondere für bestimmte Phasen bzw. Takteinheiten, nicht mehr richtig funktionieren.

Um einen ungewollten Strom durch die intrinsische Bodydiode eines FETs zu vermeiden, gibt es im Stand der Technik die Möglichkeit der dynamischen Umschaltung des Backgates, d.h. des Bulk-Gebiets des Transistors. Dies erfordert jedoch einen zusätzlichen Ansteueraufwand und lässt sich nur unter bestimmten Voraussetzungen bzw. nur bei bestimmten Transistortypen realisieren.

Eine weitere Möglichkeit, einen ungewollten Strom durch die intrinsische Bodydiode eines FETs zu vermeiden, bietet die sogenannte Back-to-Back Schaltung, bei der eine Vorwärtspolung von Bodydioden blockiert wird, indem zwei Transistoren antiseriell geschaltet werden.

Ein Nachteil der Back-to-Back Schaltung ist, dass die beiden antiseriell geschalteten Transistoren der Back-to-Back-Schaltung doppelt so groß wie ein einzelner Transistor ausgeführt werden müssen, damit der Einschaltwiderstand f?DS(on) im Vergleich zu dem einzelnen Transistor gleich bleibt. Insbesondere muss das Verhältnis aus Breite W und Länge L der beiden antiseriell geschalteten Transistoren doppelt so groß sein. Dies führt zu einer deutlichen Vergrößerung des Flächenverbrauchs um den Faktor 4 und bei einer taktenden Ansteuerung zur Vervierfachung der Ansteuerverluste PGate.

Es ist daher eine Aufgabe der vorliegenden Erfindung, eine verbesserte Vorrichtung und ein verbessertes Verfahren zum Schalten zweier elektrischer Potentiale bereitzustellen. Insbesondere ist es eine Aufgabe der vorliegenden Erfindung, die hohen Ansteuerverluste, welche bei einer herkömmlichen Back-to-Back Schaltung auftreten, zu verringern. Darüber hinaus ist es eine Aufgabe der vorliegenden Erfindung eine Verwendung der erfindungsgemäßen Vorrichtung anzugeben. Diese Aufgabe wird durch die Gegenstände der nebengeordneten Ansprüche gelöst. Vorteilhafte Ausführungsformen sind Gegenstand der Unteransprüche. Ein erster unabhängiger Aspekt zur Lösung der Aufgabe betrifft eine Vorrichtung zum Schalten bzw. elektrischen Verbinden und Trennen zweier elektrischer Potentiale. Mit anderen Worten betrifft der erste unabhängige Aspekt der vorliegenden Erfindung eine Schaltungsvorrichtung bzw. eine Vorrichtung zum Schalten von Strom zwischen einem ersten Potential und einem zweiten Potential. Die Vorrichtung umfasst:

- ein erstes Modul, welches einen ersten und einen zweiten Transistor umfasst, wobei der erste Transistor antiseriell zu dem zweiten Transistor geschaltet ist; und

- ein zweites Modul, welches einen dritten und einen vierten Transistor umfasst, wobei der dritte Transistor antiseriell zu dem vierten Transistor geschaltet ist;

wobei das erste Modul und das zweite Modul parallel geschaltet sind.

Die Transistoren können z.B. FETs oder SiC (Siliciumcarbid) Transistoren sein. Beispielsweise können die Transistoren MOSFETs und insbesondere Drain Extended MOSFETs (DEMOS) sein. Die Transistoren können aber auch beliebige andere Arten von FETs sein. Es kann sich um diskrete oder um integrierte Transistoren handeln. Unter einer antiseriellen Schaltung wird im Sinne dieser Erfindung Allgemein eine Schaltung verstanden, bei der zwei Transistoren derart in Reihe geschaltet sind, dass ein Anschluss des ersten der zwei antiseriell geschalteten Transistoren, insbesondere ein Source-Anschluss, mit einem gleichnamigen bzw. entsprechenden Anschluss, insbesondere einem Source-Anschluss des zweiten der zwei Transistoren verbunden ist. Mit anderen Worten sind die Transistoren einer antiseriellen Schaltung derart in Reihe geschalten, dass die intrinsischen Bodydioden der antiseriell geschalteten Transistoren umgekehrt zueinander gepolt sind.

Das erste und zweite Modul kann daher für sich genommen jeweils als eine herkömmliche Back-to-Back-Schaltung angesehen werden.

Mit der erfindungsgemäßen Vorrichtung bzw. Schaltung kann eine Rückflussblockierung erreicht werden, d.h. es kann unabhängig von dem Verhältnis der zwei Potentiale ein ungewollter Strom über die intrinsischen Bodydioden der Transistoren vermieden werden. Ferner können mit der erfindungsgemäßen Vorrichtung im Vergleich zu einer herkömmlichen Back-to-Back Schaltung die Ansteuerverluste, insbesondere bei getakteten Anwendungen, bei gleichbleibendem Einschaltwiderstand deutlich reduziert werden.

Vorzugsweise sind das erste und zweite Modul derart parallel geschalten, dass Source-Anschlüsse oder Drain-Anschlüsse sämtlicher Transistoren des ersten und zweiten Moduls miteinander verbunden sind. Insbesondere weist jeder Transistor ein Bulk bzw. ein Bulk-Gebiet auf, das mit dem Source-Anschluss des jeweiligen Transistors verbunden ist. Der Begriff „Verbinden" bedeutet im Sinne dieser Erfindung stets ein elektrisches Verbinden oder ein Kurzschließen.

Für den Fall, dass die Source-Anschlüsse und/oder Bulk-Gebiete sämtlicher Transistoren des ersten und zweiten Moduls miteinander verbunden sind, sind vorzugsweise das erste und zweite Modul derart parallel geschalten, dass ein Drain- Anschluss des ersten Transistors und ein Drain-Anschluss des dritten Transistors miteinander verbunden sind. Weiter vorzugsweise sind das erste und zweite Modul derart parallel geschalten, dass ein Drain-Anschluss des zweiten Transistors und ein Drain-Anschluss des vierten Transistors miteinander verbunden sind.

Für den Fall, dass die Drain-Anschlüsse sämtlicher Transistoren des ersten und zweiten Moduls miteinander verbunden sind, sind vorzugsweise das erste und zweite Modul derart parallel geschalten, so dass der Source-Anschluss des ersten Transistors und der Source-Anschluss des dritten Transistors miteinander verbunden sind. Weiter vorzugsweise sind das erste und zweite Modul derart parallel geschalten, dass der Source-Anschluss des zweiten Transistors und der Source- Anschluss des vierten Transistors miteinander verbunden sind. Weiter vorzugsweise weist die Parallelschaltung des ersten und zweiten Moduls einen ersten Knotenpunkt auf, der mit einem ersten der beiden zu schaltenden Potentiale verbunden werden kann bzw. in einem Betriebszustand damit verbunden ist. Weiter vorzugsweise weist die Parallelschaltung des ersten und zweiten Moduls einen zweiten Knotenpunkt auf, der mit einem zweiten der beiden zu schaltenden Potentiale verbunden werden kann bzw. in einem Betriebszustand damit verbunden ist.

Unter einem Betriebszustand wird im Sinne der vorliegenden Erfindung ein Zustand verstanden, in dem die Vorrichtung in Betrieb und somit an die zu schaltenden Potentiale angeschlossen ist. Insbesondere dient die Vorrichtung im Betriebszustand als Schalter zwischen den zwei Potentialen.

In einer bevorzugten Ausführungsform der Vorrichtung weist jeder der Transistoren ein Bulk-Gebiet, einen Source-Anschluss und einen Drain-Anschluss auf, wobei sämtliche Bulk-Gebiete und/oder sämtliche Source-Anschlüsse der Transistoren miteinander verbunden sind. Alternativ können auch sämtliche Drain-Anschlüsse der Transistoren miteinander verbunden sein.

In einer weiteren bevorzugten Ausführungsform der Vorrichtung ist, insbesondere für den Fall, dass sämtliche Bulk-Gebiete und/oder sämtliche Source-Anschlüsse der Transistoren miteinander verbunden sind, in einem Betriebszustand der Vorrichtung der Drain-Anschluss des ersten Transistors und der Drain-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbunden. Ferner sind der Drain- Anschluss des zweiten Transistors und der Drain-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbunden. Mit anderen Worten ist in dieser Ausführungsform der Drain-Anschluss des ersten Transistors und der Drain- Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbindbar und der Drain-Anschluss des zweiten Transistors und der Drain-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbindbar.

In einer weiteren bevorzugten Ausführungsform der Vorrichtung ist, insbesondere für den Fall, dass sämtliche Drain-Anschlüsse der Transistoren miteinander verbunden sind, in einem Betriebszustand der Vorrichtung der Source-Anschluss des ersten Transistors und der Source-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbunden. Ferner sind der Source-Anschluss des zweiten Transistors und der Source-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbunden. Mit anderen Worten ist in dieser Ausführungsform der Source-Anschluss des ersten Transistors und der Source-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbindbar und der Source- Anschluss des zweiten Transistors und der Source-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbindbar.

In einer weiteren bevorzugten Ausführungsform weist jeder der Transistoren ein Bulk-Gebiet, einen Source-Anschluss, einen Drain-Anschluss und einen Gate- Anschluss auf, wobei die Bulk-Gebiete und/oder die Source-Anschlüsse des ersten, zweiten, dritten und vierten Transistors miteinander verbunden sind, wobei der Drain- Anschluss des ersten Transistors mit dem Drain-Anschluss des dritten Transistors verbunden ist, wobei der Drain-Anschluss des zweiten Transistors mit dem Drain- Anschluss des vierten Transistors verbunden ist, und wobei jeder der Transistoren über den zugehörigen Gate-Anschluss gesteuert d.h. ein- oder ausgeschalten bzw. leitend oder isolierend geschalten werden kann. Ferner ist in dieser Ausführungsform vorzugsweise der Drain-Anschluss des ersten Transistors und der Drain-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbindbar und der Drain-Anschluss des zweiten Transistors und der Drain-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbindbar. Alternativ weist jeder der Transistoren ein Bulk-Gebiet, einen Source-Anschluss, einen Drain-Anschluss und einen Gate-Anschluss auf, wobei die Drain-Anschlüsse des ersten, zweiten, dritten und vierten Transistors miteinander verbunden sind, wobei der Source-Anschluss des ersten Transistors mit dem Source-Anschluss des dritten Transistors verbunden ist, wobei der Source-Anschluss des zweiten Transistors mit dem Source-Anschluss des vierten Transistors verbunden ist, und wobei jeder der Transistoren über den zugehörigen Gate-Anschluss gesteuert werden kann. Ferner ist in dieser Ausführungsform vorzugsweise der Source- Anschluss des ersten Transistors und der Source-Anschluss des dritten Transistors mit einem ersten der zwei Potentiale verbindbar und der Source-Anschluss des zweiten Transistors und der Source-Anschluss des vierten Transistors mit einem zweiten der zwei Potentiale verbindbar

In einer weiteren bevorzugten Ausführungsform weist der erste Transistor einen Einschaltwiderstand Ros(on),i auf, welcher kleiner als ein Einschaltwiderstand Ros(on),3 des dritten Transistors und kleiner als ein Einschaltwiderstand Ros(on),4 des vierten Transistors ist. Alternativ oder zusätzlich weist der zweite Transistor einen Einschaltwiderstand RüS(on),2 auf, welcher kleiner als der Einschaltwiderstand Ros(on),3 des dritten Transistors und kleiner als der Einschaltwiderstand Ros(on),4 des vierten Transistors ist.

Die Einschaltwiderstände können insbesondere über das Breiten-Längen-Verhältnis (W/L-Verhältnis) der jeweiligen Transistoren eingestellt bzw. vorgegeben werden.

Insbesondere weist der erste Transistor ein W/L-Verhältnis auf, welches größer als ein W/L-Verhältnis des dritten Transistors und größer als ein W/L-Verhältnis des vierten Transistors ist. Alternativ oder zusätzlich weist der zweite Transistor ein W/L- Verhältnis auf, welches größer als das W/L-Verhältnis des dritten Transistors und größer als das W/L-Verhältnis des vierten Transistors ist.

Vorzugsweise entspricht der Einschaltwiderstand bzw. das W/L-Verhältnis des ersten Transistors dem Einschaltwiderstand bzw. dem W/L-Verhältnis des zweiten Transistors. Weiter vorzugsweise entspricht der Einschaltwiderstand bzw. das W/L- Verhältnis des dritten Transistors dem Einschaltwiderstand bzw. dem W/L-Verhältnis des vierten Transistors. Vorzugsweise ist in einem Betriebszustand der Gate-Anschluss des dritten oder vierten Transistors mit einem Taktsignalgeber verbunden. Insbesondere ist in einem Betriebszustand der Vorrichtung ausschließlich der Gate-Anschluss des dritten oder der Gate-Anschluss des vierten Transistors mit einem Taktsignalgeber verbunden, d.h. die Gate-Anschlüsse des ersten und zweiten Transistors sind im Betriebszustand vorzugsweise nicht mit einem Taktsignalgeber verbunden. Unter einem Taktsignalgeber wird im Sinne der vorliegenden Erfindung insbesondere ein Signalgeber verstanden, welcher ein periodisches Signal mit einer einstellbaren oder vorgebebenen Frequenz, z.B. einer Frequenz größer als 100 khz, ausgibt.

Vorzugsweise werden der erste und der zweite Transistor statisch gesteuert, d.h. an dem Gate-Anschluss des ersten Transistors liegt im Betriebszustand der Vorrichtung vorzugsweise ein erstes statisches Steuersignal an und an dem Gate-Anschluss des zweiten Transistors liegt im Betriebszustand der Vorrichtung vorzugsweise ein zweites statisches Steuersignal an. Die statischen Steuersignale können, je nach Anwendungsfall, während des Betriebs gleich bleiben oder sich ändern. Im Vergleich zum Taktsignal ändern sich die statischen Steuersignale weniger oft. In einer weiteren bevorzugten Ausführungsform umfasst die Vorrichtung ferner eine Steuereinheit zum Steuern, d.h. zum Ein- und Ausschalten bzw. leitend oder isolierend Schalten, der Transistoren auf Basis eines ersten und zweiten Eingangssignals, wobei das erste Eingangssignal vorzugsweise ein statisches Signal ist, welches insbesondere von der Größe der zwei Potentiale abhängt. Das zweite Eingangssignal ist vorzugsweise ein dynamisches, insbesondere hochfrequentes Signal.

Mit dem ersten Eingangssignal ist es z.B. vorteilhafterweise möglich, einen Betriebsmodus oder eine Topologie einer übergeordneten Schaltung, d.h. einer Schaltung, in der die erfindungsgemäße Vorrichtung verwendet wird bzw. welche die erfindungsgemäße Vorrichtung umfasst, auszuwählen, einzustellen bzw. vorzugeben. Das zweite Eingangssignal kann z.B. ein Taktsignal, beispielsweise ein Rechtecksignal, sein, welches zum Betreiben der übergeordneten Schaltung dient. Die übergeordnete Schaltung kann beispielsweise ein SC-Wandler oder ein AC-DC- bzw. DC-AC-Wandler sein. In einer weiteren bevorzugten Ausführungsform umfasst die Steuereinheit:

einen ersten Pegelwandler zum Wandeln des ersten Eingangssignals in ein modifiziertes erstes Eingangssignal;

einen zweiten Pegelwandler zum Wandeln des zweiten Eingangssignals in ein modifiziertes zweites Eingangssignal; und

- eine Logik-Schaltung, welche für jeden Transistor ein zugehöriges

Steuersignal auf Basis des modifizierten ersten und modifizierten zweiten Eingangssignals erzeugt.

Die Logik-Schaltung umfasst vorzugsweise TTL-, CMOS- oder BiCMOS-Bausteine zum Verarbeiten des ersten und zweiten modifizierten Eingangssignals. Die Pegelwandler, auch Levelshifter genannt, passen die Eingangssignale jeweils derart an, dass diese von der Logik-Schaltung weiterverarbeitet werden können. Mit Hilfe der Pegelwandler können vorteilhafterweise die Steuersignale für die Transistoren angepasst werden.

Insbesondere umfasst die Logikschaltung zwei Nicht-Gatter und zwei NAND-Gatter.

In einer weiteren bevorzugten Ausführungsform umfasst die Steuereinheit ferner eine Ladungspumpe bzw. Charge Pump zum Versorgen der Pegelwandler und der zugehörigen Treiber für die Transistoren mit Energie. Die Ladungspumpe kann z.B. ein DC-DC Wandler oder eine Spannungsquelle sein.

In einer weiteren bevorzugten Ausführungsform ist das zu dem ersten und zweiten Transistor zugehörige Steuersignal ein statisches Steuersignal. Alternativ oder zusätzlich ist, abhängig von dem ersten Eingangssignal, entweder das zu dem dritten Transistor zugehörige Steuersignal oder das zu dem vierten Transistor zugehörige Steuersignal ein dynamisches Steuersignal, insbesondere ein Taktsignal. Das jeweils andere zu dem dritten oder vierten Transistor zugehörige Steuersignal ist vorzugsweise ein statisches Steuersignal. Ist also das zu dem dritten Transistor zugehörige Steuersignal ein dynamisches Signal, so ist das zu dem vierten Transistor zugehörige Steuersignal ein statisches Signal. Ist das zu dem vierten Transistor zugehörige Steuersignal ein dynamisches Signal, so ist das zu dem dritten Transistor zugehörige Signal ein statisches Signal.

Ist z.B. das erste Potential kleiner als das zweite Potential, so ist vorzugsweise das zu dem vierten Transistor zugehörige Steuersignal ein dynamisches Signal, während das zu dem dritten Transistor zugehörige Steuersignal ein statisches Signal ist.

Ist z.B. das erste Potential größer als das zweite Potential, so ist vorzugsweise das zu dem dritten Transistor zugehörige Steuersignal ein dynamisches Signal, während das zu dem vierten Transistor zugehörige Steuersignal ein statisches Signal ist.

In jedem Fall wird entweder nur der dritte oder nur der vierte Transistor mit einem dynamischen Signal gesteuert. Somit ist es vorteilhafterweise möglich, im Vergleich zu einer herkömmlichen Back-to-Back Schaltung, bei der die Gate-Anschlüsse der beiden antiseriell geschalteten Transistoren miteinander verbunden sind und damit beide Transistoren mit dem gleichen Signal gesteuert werden, die Ansteuerverluste möglichst gering zu halten.

In einer weiteren bevorzugten Ausführungsform ist für den Fall, dass das erste der beiden Potentiale kleiner als das zweite der beiden Potentiale ist, das zu dem ersten Transistor zugehörige Steuersignal derart beschaffen, dass es den ersten Transistor in einen Ein-Zustand schaltet und das zu dem zweiten Transistor zugehörige Steuersignal derart beschaffen, dass es den zweiten Transistor in einen Aus- Zustand schaltet und das zu dem dritten Transistor zugehörige Steuersignal derart beschaffen, dass es den dritten Transistor in einen Ein-Zustand schaltet und das zu dem vierten Transistor zugehörige Steuersignal ein dynamisches Steuersignal.

Mit anderen Worten sind in diesem Fall, d.h. wenn das erste Potential kleiner als das zweite Potential ist, das zu dem ersten Transistor zugehörige Steuersignal und das zu dem dritten Transistor zugehörige Steuersignal derart ausgelegt, dass sich der erste Transistor und der dritte Transistor in einem Ein-Zustand befinden, während das zu dem zweiten Transistor zugehörige Steuersignal derart ausgelegt ist, dass sich der zweite Transistor in einem Aus-Zustand befindet.

Die Vorrichtung ist also für den Fall, dass das erste Potential kleiner als das zweite Potential ist, vorzugsweise derart konfiguriert, dass sich der erste und der dritte Transistor jeweils in einem Ein-Zustand und sich der zweite Transistor in einem Aus- Zustand befindet.

Alternativ oder zusätzlich ist für den Fall, dass das erste der beiden Potentiale größer als das zweite der beiden Potentiale ist, das zu dem ersten Transistor zugehörige Steuersignal derart beschaffen, dass es den ersten Transistor in einen Aus-Zustand schaltet und das zu dem zweiten Transistor zugehörige Steuersignal derart beschaffen, dass es den zweiten Transistor in einen Ein-Zustand schaltet und das zu dem vierten Transistor zugehörige Steuersignal derart beschaffen, dass es den vierten Transistor in einen Ein-Zustand schaltet und das zu dem dritten Transistor zugehörige Steuersignal ein dynamisches Steuersignal.

Mit anderen Worten sind in diesem Fall, d.h. wenn das erste Potential größer als das zweite Potential ist, das zu dem zweiten Transistor zugehörige Steuersignal und das zu dem vierten Transistor zugehörige Steuersignal derart ausgelegt, dass sich der zweite Transistor und der vierte Transistor in einem Ein-Zustand befinden, während das zu dem ersten Transistor zugehörige Steuersignal derart ausgelegt ist, dass sich der erste Transistor in einem Aus-Zustand befindet.

Die Vorrichtung ist also für den Fall, dass das erste Potential größer als das zweite Potential ist, vorzugsweise derart konfiguriert, dass sich der zweite und der vierte Transistor jeweils in einem Ein-Zustand und sich der erste Transistor in einem Aus- Zustand befindet. Ein weiterer unabhängiger Aspekt zur Lösung der Aufgabe betrifft ein Verfahren zum elektrischen Verbinden und Trennen zweier elektrischer Potentiale, umfassend die Schritte:

Bereitstellen einer erfindungsgemäßen Vorrichtung; und

- Steuern der Transistoren auf Basis des Verhältnisses der zwei elektrischen Potentiale.

In einer bevorzugten Ausführungsform umfasst das Steuern der Transistoren ein Erzeugen von zu den jeweiligen Transistoren zugehörigen Steuersignalen auf Basis eines ersten und zweiten Eingangssignals.

Die Steuersignale können vorzugsweise mit Hilfe einer Logik-Schaltung erzeugt werden. Vorzugsweise werden die zu den jeweiligen Transistoren zugehörigen Steuersignale derart erzeugt, dass sie wie bereits zu dem ersten Aspekt der vorliegenden Erfindung beschrieben beschaffen sind.

In einer weiteren bevorzugten Ausführungsform erfolgt das Steuern der Transistoren derart, dass abhängig von den zwei elektrischen Potentialen diejenigen Transistoren in einen Ein-Zustand geschalten werden, für die eine zu dem jeweiligen Transistor zugehörige intrinsische Body-Diode in einem Betriebszustand der Vorrichtung leitfähig wird bzw. leitfähig werden würde.

Insbesondere werden für den Fall, dass das erste Potential kleiner als das zweite Potential ist, der erste Transistor und der dritte Transistor in einen Ein-Zustand geschalten. Der zweite Transistor wird in diesem Fall vorzugsweise in einen Aus- Zustand geschaltet.

Für den Fall, dass das erste Potential größer als das zweite Potential ist, werden insbesondere der zweite Transistor und der vierte Transistor in einen Ein-Zustand geschalten. Der erste Transistor wird in diesem Fall vorzugsweise in einen Aus- Zustand geschaltet. Ein weiterer unabhängiger Aspekt zur Lösung der Aufgabe betrifft eine Verwendung der erfindungsgemäßen Vorrichtung als Schalter in getakteten Anwendungen und/oder als Schalter zum Schalten von Wechselspannungen. Insbesondere kann die erfindungsgemäße Vorrichtung als Schalter in einem AC-DC- Wandler und/oder einem DC-AC-Wandler und/oder als Schalter in einer PFC-Schaltung und/oder als Schalter in einem SC-Wandler verwendet werden.

Für die oben genannten weiteren unabhängigen Aspekte und insbesondere für diesbezügliche bevorzugte Ausführungsformen gelten auch die vor- oder nachstehend gemachten Ausführungen zu den Ausführungsformen des ersten Aspekts. Insbesondere gelten für einen unabhängigen Aspekt der vorliegenden Erfindung und für diesbezügliche bevorzugte Ausführungsformen auch die vor- und nachstehend gemachten Ausführungen zu den Ausführungsformen der jeweils anderen Aspekte.

Im Folgenden werden einzelne Ausführungsformen zur Lösung der Aufgabe anhand der Figuren beispielhaft beschrieben. Dabei weisen die einzelnen beschriebenen Ausführungsformen zum Teil Merkmale auf, die nicht zwingend erforderlich sind, um den beanspruchten Gegenstand auszuführen, die aber in bestimmten Anwendungsfällen gewünschte Eigenschaften bereit stellen. So sollen auch Ausführungsformen als unter die beschriebene technische Lehre fallend offenbart angesehen werden, die nicht alle Merkmale der im Folgenden beschriebenen Ausführungsformen aufweisen. Ferner werden, um unnötige Wiederholungen zu vermeiden, bestimmte Merkmale nur in Bezug auf einzelne der im Folgenden beschriebenen Ausführungsformen erwähnt. Es wird darauf hingewiesen, dass die einzelnen Ausführungsformen daher nicht nur für sich genommen sondern auch in einer Zusammenschau betrachtet werden sollen. Anhand dieser Zusammenschau wird der Fachmann erkennen, dass einzelne Ausführungsformen auch durch Einbeziehung von einzelnen oder mehreren Merkmalen anderer Ausführungsformen modifiziert werden können. Es wird darauf hingewiesen, dass eine systematische Kombination der einzelnen Ausführungsformen mit einzelnen oder mehreren Merkmalen, die in Bezug auf andere Ausführungsformen beschrieben werden, wünschenswert und sinnvoll sein kann, und daher in Erwägung gezogen und auch als von der Beschreibung umfasst angesehen werden soll.

Kurze Beschreibung der Zeichnungen

Figur 1 zeigt einen schematischen Aufbau eines 2:1 Serien-Parallel

Wandlers; zeigt eine schematische Darstellung eines 4-Bit SC-Wandlers mit einem Übersetzungsverhältnis von 5/16; zeigt den ersten Teil eines Schaltbildes des 4-Bit SC-Wandlers der Figur 2; zeigt den zweiten Teil eines Schaltbildes des 4-Bit SC-Wandlers der Figur 2; zeigt einen Ausschnitt des Schaltbildes von der Figur 3b, wobei der Schalter S33 als Transistor mit einer leitenden intrinsischen Bodydiode dargestellt ist; zeigt eine schematische Darstellung zur Ausbildung von intrinsischen Bodydioden D1 und D2 in einem DEMOS Transistor;

Figur 5b zeigt ein Schaltbild zur dynamischen Umschaltung des

Backgates bei einem DEMOS Transistor;

Figur 5c zeigt eine beispielhafte Darstellung der Funktion des

Schaltbildes aus der Figur 5b bei einer Spannung VD = 4 V und V _S = 10V; Figur 6 zeigt ein Schaltbild von einer herkömmlichen Back-to-Back

Schaltung mit DEMOS Transistoren;

Figur 7a zeigt ein Schaltbild einer Vorrichtung gemäß einer bevorzugten

Ausführungsform der vorliegenden Erfindung für V ₂ > Vi;

Figur 7b zeigt ein Ersatzschaltbild der Vorrichtung von Figur 7a;

Figur 8a zeigt ein Schaltbild einer Vorrichtung gemäß einer bevorzugten

Ausführungsform der vorliegenden Erfindung für V ₂ < Vi;

Figur 8b zeigt ein Ersatzschaltbild der Vorrichtung von Figur 8a;

Figur 9 zeigt ein Simulationsdiagramm zur beispielhaften

Dimensionierung einer erfindungsgemäßen Vorrichtung;

Figur 10 zeigt eine Ansteuertabelle zur bevorzugten Ansteuerung einer erfindungsgemäßen Vorrichtung; Figur 1 1 zeigt eine schematische Darstellung zur Realisierung der bevorzugten Ansteuerung einer erfindungsgemäßen Vorrichtung.

Detaillierte Beschreibung der Zeichnungen Die Figur 1 zeigt einen schematischen Aufbau einer SC-Wandler-Zelle aus einem 2:1 Serien-Parallel Wandler, in welchem die erfindungsgemäße Vorrichtung vorteilhafterweise als Schalter eingesetzt werden kann.

Der Switched Capacitor (SC)-Wandler zeichnet sich durch einfach konfigurierbare Übersetzungsverhältnisse aus. Durch diese Konfigurierbarkeit kann dieser Wandler zum Beispiel eine variierende Eingangsspannung in eine konstante Ausgangsspannung wandeln. Der SC-Wandler ist aus einheitlichen 2:1 Zellen entsprechend der Figur 1 aufgebaut. Jede 2:1 Zelle des SC-Wandlers hat prinzipiell dieselbe Funktion und halbiert die an VIN.T _O P und ViN,Bottom anliegende Spannung und gibt diese am Ausgang V _m id aus. Die Schalter Φ1 und Φ2 werden mit einer hohen Taktfrequenz, welche typischerweise im Bereich von 1 bis 4 MHz liegt, gegenphasig angesteuert. In der ersten Hälfte der Taktperiode werden die Schalter Φ1 eingeschaltet, während die Schalter Φ2 ausgeschaltet sind. In der zweiten Taktperiode leiten die Schalter Φ2, während die Schalter Φ1 sperren. Das Tastverhältnis der beiden Phasen beträgt hierbei 50%.

Der mit Cfi _y bezeichnete Kondensator dient als sogenannter fliegender Kondensator. Er wird abwechselnd bzw. periodisch mittels der Schalter Φ1 und Φ2 mit einem Potential VIN,T _op und einem Potential VIN , Bottom verbunden.

Aufgrund der hohen Takt- bzw. Schaltfrequenz und der Verwendung von DEMOS Hochvolttransistoren als Schalter sind die Ansteuerverluste der Schalter Φ1 und Φ2 ein kritischer Faktor für den Wirkungsgrad der Schaltung. In der Figur 2 ist beispielhaft eine vereinfachte schematische Darstellung eines 4-Bit SC-Wandlers mit einem Übersetzungsverhältnis von 5/16 gezeigt. Ein solcher Wandler umfasst vier 2:1 Zellen, wie sie in der Figur 1 dargestellt sind.

Die Figuren 3a und 3b zeigen eine vollständige Schaltung des 4-Bit SC-Wandlers mit insgesamt vier Zellen. Der Übersichtlichkeit halber zeigt die Figur 3a einen ersten Teil und die Figur 3b einen zweiten Teil der Schaltung. Die internen Spannungen an den Knoten, die bei einer Eingangsspannung von VI = 16 V auftreten, sind zusätzlich in den Figuren 3a und 3b eingetragen. Dabei sind jeweils zwei Werte angegeben, die durch einen Schrägstrich voneinander getrennt sind. Der erste der beiden Werte bezieht sich jeweils auf eine erste Phase, in der die Schalter Φ1 geschlossen und die Schalter Φ2 offen sind und der zweite der beiden Werte bezieht sich jeweils entsprechend auf eine zweite Phase, in der die Schalter Φ1 offen und die Schalter Φ2 geschlossen sind.

Mit Hilfe der Schalter S1 5, S16, S27, S28, S37 und S38, welche auch als Topologie- Schalter bezeichnet werden können, kann das Übersetzungsverhältnis bzw. eine Topologie des Wandlers eingestellt bzw. festgelegt werden.

Je nach Übersetzungsverhältnis, d.h. je nach Stellung der Topologie-Schalter, treten variierende Spannungspolaritäten über den jeweils mit Φ1 und Φ2 gekennzeichneten Schalttransistoren auf, wodurch deren intrinsischen Bodydioden in den leitenden Zustand übergehen und zu einer Störung oder Fehlfunktion des Wandlers führen können. Um dies zu erläutern, wird der in der Figur 3b dargestellte Schalter S33 im Folgenden durch einen n-Kanal DEMOS Transistor ersetzt.

Die Figur 4 zeigt dazu einen Ausschnitt der Gesamtschaltung. In der ersten Phase, d.h. in der Phase, in der die Schalter Φ1 geschlossen sind, ist die Spannung an der Source bzw. Bulk mit 10 V wesentlich höher als die Spannung am Drain, welche in dem Beispiel lediglich 4 V beträgt. D.h. es gilt VSD > Vf.Diode, wobei Vf.Diode die Durchlassspannung der intrinsischen Bodydiode des Transistors bezeichnet. Dadurch wird die Bodydiode leitend und es findet ein Stromfluss von Source zu Drain statt, welcher zu einem Fehlverhalten des Wandlers führt.

Die Vorwärtspolung von Bodydioden kann z.B. gemäß des Stands der Techn ik durch eine dynamische Umschaltung des Backgates (Bulk-Gebiet) auf das niedrigere Potential oder durch eine Antiseriellschaltung zweier MOSFETs, welche auch Back- to-Back Schaltung genannt wird, gelöst werden. Diese zwei Möglichkeiten werden nachfolgend anhand der Figuren 5 und 6 kurz erläutert.

Die Figur 5a zeigt zunächst eine schematische Darstellung eines DEMOS Transistors mit den Anschlüssen Bulk 3, Source 4, Gate 6 und Drain 8. In dem Transistor ist zwischen Source 4 und Bulk 3 eine erste intrinsische Bodydiode D1 und zwischen Bulk 3 und Drain 8 eine zweite intrinsische Bodydiode D2 ausgebildet. Das Prinzip der dynamischen Umschaltung des Backgates ist in den Figuren 5b und 5c dargestellt. In der Figur 5b sind dabei die Schalter S1 und S2 eingefügt. Je nach Spannungsverhältnis zwischen Drain 8 und Source 4 wird entweder der Schalter S1 oder S2 durchgeschaltet, so dass ein Sperren der Bodydiode DI oder D2 garantiert ist. Die Steuerung des Schalttransistors über das Gate 6 erfolgt somit je nach Schalterstellung von S1 und S2 bezogen auf das Drain- oder das Source- Potential.

In der Figur 5c ist die Funktion des Schaltbildes aus der Figur 5b beispielhaft bei einem Spannungsverhältnis von VD = 4 V und Vs = 10 V dargestellt. Der Schalttransistor S33 soll in diesem Fall sperren. Damit die Bodydiode D2 sperrt, ist entsprechend der Schalter S1 geschlossen und der Schalter S2 geöffnet. Um ein Sperren des Schalttransistors sicherzustellen, muss am Gate 6 eine Spannung von VG = 4 V angelegt werden. Zwischen Gate 6 und Source 4 entsteht somit eine Spannung von VGS = -6 V. Bedingt durch den unsymmetrischen Aufbau eines bei Power Management Schaltungen oft verwendeten DEMOS Transistors ist jedoch nur eine geringe Gate-Source-Spannung zulässig, beispielsweise von VGS = ±5 V. Eine dynamische Umschaltung des Backgates ist somit in diesem Anwendungsfall nicht realisierbar. In jedem Fall würde diese Lösung auch einen zusätzlichen Ansteueraufwand für die Schalter S1 und S2 bedeuten.

In der Figur 6 ist ein Schaltbild einer herkömmlichen Back-to-Back Schaltung mit DEMOS Transistoren dargestellt. In dieser Back-to-Back Schaltung sind zwei Transistoren 10a und 10b antiseriell hintereinander geschaltet. Dazu ist der Source- Anschluss 4a des ersten Transistors 10a mit dem Source-Anschluss 4b des zweiten Transistors 10b verbunden. Der Drain-Anschluss 8a des ersten Transistors 10a ist in einem Betriebszustand mit einem ersten Potential V1 und der Drain-Anschluss 8b des zweiten Transistors 10b mit einem zweiten Potential V2 verbunden. Der erste Transistor 10a weist eine erste intrinsische Bodydiode 13a und der zweite Transistor 10b weist eine zweite intrinsische Bodydiode 13b auf. Die Gates der beiden Transistoren 10a und 10b sind über einen gemeinsamen Gate-Anschluss 6 miteinander verbunden, so dass beide Transistoren 10a und 10b mit dem gleichen Gate- bzw. Steuersignal gesteuert werden. Folglich treten bei beiden Transistoren, insbesondere bei einer getakteten Ansteuerung, Ansteuerverluste auf.

Durch die Antiseriellschaltung zweier MOSFETs entsprechend der Figur 6 kann die Vorwärtspolung von Bodydioden blockiert werden. Der Nachteil der Back-to-Back Schaltung ist jedoch, dass für den gleichen Einschaltwiderstand Ros(on) eines einzelnen Transistors, die beiden Transistoren 10a und 10b doppelt so groß ausgeführt werden müssen. Insbesondere muss das Breite (W) zu Länge (L) Verhältnis der Transistoren 10a und 10b jeweils doppelt so groß sein, wie es bei einem einzelnen Transistor normalerweise der Fall ist. Dies führt zu einer deutlichen Vergrößerung des Flächenverbrauchs um den Faktor 4 und bei einer taktenden Ansteuerung zur Vervierfachung der Ansteuerverluste PGate.

Durch die erfindungsgemäße Vorrichtung bzw. Schaltung, wie sie im Folgenden anhand der Figuren 7 bis 11 beschrieben wird, können diese Ansteuerverluste deutlich reduziert werden.

Die Figuren 7a und 8a zeigen jeweils ein Schaltbild einer Vorrichtung bzw. Schaltung 100 gemäß einer bevorzugten Ausführungsform der vorliegenden Erfindung. Die Figuren 7a und 8a unterscheiden sich lediglich in der von dem Verhältnis der Potentiale V1 und V2 abhängigen Ansteuerung der Vorrichtung 100, die Vorrichtung 100 selbst ist jedoch in beiden Fällen gleich.

Die Vorrichtung 100 dient zum elektrischen Verbinden und Trennen der Potentiale V1 und V2, d.h. als Schalter zwischen den Potentialen V1 und V2. Die Vorrichtung 100 umfasst ein erstes Modul, welches einen ersten Transistor 10a und einen zweiten Transistor 10b umfasst und ein zweites Modul, welches einen dritten Transistor 10c und einen vierten Transistor 10d umfasst. Sämtliche Transistoren 10a bis 10d weisen jeweils ein Bulk bzw. Bulk-Gebiet 3a bis 3d, einen Source-Anschluss 4a bis 4d, einen Gate-Anschluss 6a bis 6d sowie einen Drain-Anschluss 8a bis 8d auf. Zudem weist jeder der Transistoren 10a bis 10d jeweils eine zugehörige intrinsische Bodydiode 13a bis 13d auf. Die Transistoren 10a und 10b des ersten Moduls sind antiseriell geschaltet und auch die Transistoren 10c und 10d des zweiten Moduls sind antiseriell geschaltet. Insbesondere ist der Source-Anschluss 4a des ersten Transistors 10a mit dem Source-Anschluss 4b des zweiten Transistors 10b und der Source-Anschluss 4c des dritten Transistors 10c mit dem Source-Anschluss 4d des vierten Transistors 10d verbunden. Das erste Modul und das zweite Modul, d.h. die ersten und zweiten Transistoren 10a und 10b einerseits und die dritten und vierten Transistoren 10c und 10d andererseits, sind parallel geschaltet. Dabei sind sämtliche Bulks 3a bis 3d miteinander verbunden und weisen somit ein gemeinsames Potential Vphase auf.

Ferner sind der Drain-Anschluss 8a des ersten Transistors 10a und der Drain- Anschluss 8c des dritten Transistors 10c miteinander verbunden. Entsprechend sind der Drain-Anschluss 8b des zweiten Transistors 10b und der Drain-Anschluss 8d des vierten Transistors 10b miteinander verbunden. An den Drain-Anschlüssen 8a und 8c des ersten und dritten Transistors 10a und 10c liegt im Betriebszustand bzw. im angeschlossenen Zustand der Vorrichtung 100 jeweils das erste Potential Vi an, während an den Drain-Anschlüssen 8b und 8d des zweiten und vierten Transistors 10b und 10d jeweils das zweite Potential V ₂ anliegt.

Jeder der Transistoren 10a bis 10d kann über den jeweils zugehörigen Gate- Anschluss 6a bis 6d gesteuert werden.

Die Transistoren 10c und 10d weisen vorteilhafterweise ein kleines W/L Verhältnis, d.h. ein großen f?DS(on) auf. Diese Transistoren 10c und 10d werden gemäß den Figuren 7a und 8a mit einem Taktsignal gesteuert und werden daher auch als getaktete Schalttransistoren bezeichnet. Dagegen sind die Transistoren 10a und 10b vorzugsweise mit einem vergleichsweise großen W/L-Verhältnis, d.h. einem vergleichsweise kleinen f?DS(on) ausgeführt und werden nur statisch ein- oder ausgeschaltet.

Insbesondere weist die Vorrichtung 100 zwei identische niederohmige statische Schalter 10a und 10b auf, welche mit zwei dynamischen Schaltern 10c und 10d parallel geschaltet sind. Abhängig von der gewünschten Polarität wird einer der statischen Schalter, d.h. Schalter 10a oder 10b, in einen Aus-Zustand gebracht, einer der dynamischen Schalter, d.h. Schalter 10c oder 10d, ist permanent in einem Ein-Zustand, während der jeweils andere der dynamischen Schalter 10c und 10d mit einem Taktsignal, insbesondere mit einem Gate-Taktgeber, gesteuert wird.

In der Figur 7a ist die Vorrichtung 100 in einem Betriebszustand gezeigt, bei dem das erste Potential Vi kleiner als das zweite Potential V ₂ ist. Die Schalter 10a und 10c sind dabei statisch eingeschaltet, während der Schalter 10b ausgeschaltet ist. Der Schalter 10d wird mit dem entsprechenden Taktsignal angesteuert. Im eingeschalteten Zustand des Transistors 10d ergibt sich das entsprechende

Widerstandsersatzschaltbild der Figur 7b. In der Figur 8a ist die Vorrichtung 100 in einem Betriebszustand gezeigt, bei dem das erste Potential Vi größer als das zweite Potential V ₂ ist. Die Schalter 10b und 10d sind dabei statisch eingeschaltet, während der Schalter 10a ausgeschaltet ist. Der Schalter 10c wird mit dem entsprechenden Taktsignal angesteuert. Im eingeschalteten Zustand des Transistors 10c ergibt sich das entsprechende Widerstandsersatzschaltbild der Figur 8b.

In den Figuren 7b und 8b sind jeweils die mit RA, RB, RC und RD bezeichneten Widerstände die Einschaltwiderstände der Transistoren 10a, 10b, 10c und 10d. Im Folgenden wird beispielhaft der Fall mit V ₂ > Vi, d.h. der Betriebszustand bzw. die Ansteuerung der Vorrichtung 100 gemäß den Figuren 7a und 7b etwas näher betrachtet:

Der Gesamtwiderstand R _on^ges lässt sich mit der folgenden Gleichung berechnen:

^R C,D ^R A,B

R ^• ,on,ges = R _D + (1 ).

RC,D + ^R A,B wobei R _A = R _B = R _{A B} und R _C = R _D = R _{C D} .

Die Reihen- und Parallelschaltung wird vorteilhafterweise so dimensioniert, dass der Einschaltwiderstand R _ß n,ges dieser Schaltung im Wesentlichen dem

Einschaltwiderstand eines einzelnen Transistors entspricht. Dabei werden vorzugsweise die Ansteuerverluste PQ _ate so gering wie möglich und im Bereich eines einzelnen Schalttransistors gehalten. Für die Dimensionierung der Vorrichtung bzw. der modifizierten Back-to-Back Schaltung 100 werden die Gateverluste auf die Gateverluste einer konventionellen Back-to-Back Schaltung normiert und mit ^Gate,normiert bezeichnet. Die normierten Gateverluste werden als Funktion von ^{X = R} C,D I R-Α,Β dargestellt. Dabei wird nach einem Minimum { _m i _n bzw. PGate,normiert,min ) der normierten Gateverluste gesucht. Nach Bestimmung eines Minimums, können mit der Beziehung = Rc,D ^/ ' ^R A,B ^ur| d der obigen Gleichung 1 die Widerstandswerte für R _{Ä B} und R ,D berechnet werden.

In der Figur 9 ist ein beispielhaftes Simulationsergebnis dargestellt. Wie aus dem Diagramm der Figur 9 zu entnehmen ist, werden mit steigendem x die normierten Gateverluste PGate,normiert _> welche durch die Kurve 15 dargestellt sind, kleiner. Zugleich nimmt jedoch der Flächenverbrauch A _normiert , welcher durch die Kurve 17 dargestellt ist, deutlich zu. In der Figur 9 ist der Flächenverbrauch der modifizierten Back-to-Back Schaltung auf den Flächenverbrauch einer konventionellen Back-to- Back Schaltung normiert und wird mit A _normiert bezeichnet. Wie aus dem Diagramm der Figur 9 ersichtlich ist, kann mit der erfindungsgemäßen Vorrichtung im Vergleich zu einer konventionellen Back-to-Back-Schaltung hinsichtlich der Gateverluste eine Verbesserung von bis zu 75% erreicht werden. Abhängig von der jeweiligen Anwendung, kann durch eine entsprechende Auswahl von x eine Abstimmung zwischen den Ansteuerverlusten und der Bauteilgröße vorgenommen werden. Beispielsweise können mit einem Widerstandsverhältnis von x = 2.1 die Gateverluste auf ca. 30% im Vergleich zu einem herkömmlichen Back-to- Back Schalter reduziert werden. Die Ansteuerung der vier Schalttransistoren 10a bis 10d erfolgt in dem angeführten Beispiel einzeln. Dabei werden die statischen Schalter entsprechend einer Topologie, d.h. entsprechend dem Verhältnis der beiden Potentiale, ein- oder ausgeschaltet und das entsprechende Taktsignal wird auf den Schalter 10c oder 10d geführt.

Die Figur 10 zeigt eine Ansteuertabelle zu einer bevorzugten Ansteuerung der Vorrichtung 100. Dabei bedeutet T die Topologie. Die Topologie T gibt das Verhältnis der beiden Potentiale Vi und V ₂ wieder. So hat T den Wert 1 , sofern V ₂ > Vi gilt und den Wert 0, sofern V ₂ < Vi gilt. Die zweite Spalte der Tabelle beschreibt ein Taktsignal, z.B. das Taktsignal eines SC-Wandlers. In der dritten bis sechsten Spalte der Tabelle ist jeweils angegeben, welcher der Transistoren 10a bis 10d in einem Ein-Zustand oder in einem Aus-Zustand ist bzw. sein soll. Dabei bedeutet eine 1 einen Ein-Zustand und eine 0 einen Aus-Zustand. Die Bezeichnung A steht für den ersten Transistor 10a, B für den zweiten Transistor 10b, C für den dritten Transistor 10c und D für den vierten Transistor 10d der Vorrichtung 100. Beispielsweise sind für T = 0 und Φ1/Φ2 = 0 der erste Transistor 10a und der dritte Transistor 10c ausgeschaltet, während der zweite Transistor 10b und der vierte Transistor 10d eingeschaltet sind . Die Figur 11 zeigt eine schematische Darstellung einer möglichen Steuereinheit 20 der Vorrichtung 100 gemäß einer bevorzugten Ausführungsform. Die Steuereinheit 20 dient zum Steuern der Transistoren 10a bis 10d auf Basis eines ersten Eingangssignals 21 und eines zweiten Eingangssignals 22. Dabei ist das erste Eingangssignal 21 ein statisches Signal, welches die Topologie T beschreibt und somit von der Größe der zwei Potentiale Vi und V ₂ abhängt. Bei einem Spannungsverhältnis V ₂ > Vi kann z.B. bei der Topologieauswahl 21 der Wert T = 1 und für V ₂ < Vi entsprechend der Wert T = 0 eingestellt werden. Das zweite Eingangssignal 22 ist ein dynamisches Signal und entspricht z.B. einem Taktsignal.

Die Steuereinheit 20 umfasst einen ersten Pegelwandler bzw. Levelshifter 41 zum Wandeln des ersten Eingangssignals 21 in ein modifiziertes erstes Eingangssignal und einen zweiten Pegelwandler bzw. Levelshifter 42 zum Wandeln des zweiten Eingangssignals 22 in ein modifiziertes zweites Eingangssignal. Der Levelshifter 41 für die Topologieauswahl wird hierbei nur bei einem Wechsel des Übersetzungsverhältnisses des SC-Wandlers genutzt, so dass praktisch keine dynamischen Verluste durch Schalten mit der Taktfrequenz entstehen.

Des Weiteren umfasst die Steuereinheit 20 eine Logik bzw. Logik-Schaltung 50, welche für jeden Transistor 10a bis 10d der Vorrichtung 100 ein zugehöriges Steuersignal 60a bis 60d auf Basis des modifizierten ersten und modifizierten zweiten Eingangssignals erzeugt. Mittels der Steuersignale 60a bis 60d werden also die Transistoren 10a bis 10d gesteuert, indem die Steuersignale 60a bis 60d jeweils an die Gate-Anschlüsse 6a bis 6d der Transistoren 10a bis 10d angelegt werden. Die Logik-Schaltung 50 umfasst zwei Nicht-Gatter 52 und 54 sowie zwei NAND- Gatter 56 und 58, womit die Kodierung bzw. Ansteuerung gemäß der Tabelle der Figur 10 realisiert werden kann.

Schließlich umfasst die Steuereinheit 20 ferner eine Ladungspumpe bzw. Charge Pump 30 zum Versorgen des ersten und zweiten Pegelwandlers 41 und 42 mit Energie. Die Charge Pump 30 wird dabei von einem Versorgungspotential VDD gespeist und stellt für die Pegelwandler 41 und 42 zwei Spannungslevel, nämlich VHigh und Vphase zur Verfügung.

Die vorliegende Erfindung ermöglicht eine einfache und effektive Realisierung einer Schaltstufe, bei der ein Querstrom durch die Body-Diode der Schalttransistoren vermieden werden kann. Dynamische Ansteuerverluste werden um typischerweise 70% reduziert bei minimal erhöhtem Flächenverbrauch im Vergleich mit einer konventionellen Back-to-Back Schaltung. Die gesamten Ansteuerverluste können bei einem nur minimal erhöhten Flächenaufwand deutlich reduziert werden. Die Schaltung ist zudem nur wenig komplizierter als eine herkömmliche Back-to-Back Schaltung und bei allen Transistortypen einsetzbar, d.h. auch beispielsweise bei unsymmetrisch aufgebauten Leistungstransistoren wie z.B. DEMOS. Die erfindungsgemäße Vorrichtung 100 kann insbesondere als taktender Schalter in einem SC-Wandler verwendet werden. Ein Vorteil des SC-Wandlers ist, dass die Spannungsverhältnisse V1 und V2 je nach Übersetzungsverhältnis bekannt sind. Zudem ist die Änderung der Spannungsverhältnisse V1 und V2 deutlich langsamer als die Takt- bzw. Schaltfrequenz der Schalttransistoren. Dadurch kann je nach Spannungsverhältnis der Transistor, dessen Bodydiode leiten würde, bereits eingeschaltet werden. Indem der Transistor, an dem das taktende Signal anliegt, im Vergleich zu den dazu parallel geschalteten Transistoren klein oder kleiner ausgeführt wird, d.h. indem das W/L-Verhältnis dieses Transistors klein oder kleiner ist, können Ansteuerverluste niedrig gehalten werden. Durch die Ausnutzung einer Parallelschaltung wird dabei dennoch der geforderte RüS(on) eines einzelnen Schalters sichergestellt.

Bezugszeichenliste

1 Erstes Potential Vi

2 Zweites Potential V ₂

3 Bulk / Bulkgebiet

3a Bulk / Bulkgebiet

3b Bulk / Bulkgebiet

3c Bulk / Bulkgebiet

3d Bulk / Bulkgebiet

4 Source / Source-Anschluss

4a Source / Source-Anschluss

4b Source / Source-Anschluss

4c Source / Source-Anschluss

4d Source / Source-Anschluss

6 Gate / Gate-Anschluss „„

26

6a Gate / Gate-Anschluss

6b Gate / Gate-Anschluss

6c Gate / Gate-Anschluss

6d Gate / Gate-Anschluss

8 Drain / Drain-Anschluss

8a Drain / Drain-Anschluss

8b Drain / Drain-Anschluss

8c Drain / Drain-Anschluss

8d Drain / Drain-Anschluss

10a Erster Transistor

10b Zweiter Transistor

10c Dritter Transistor

10d Vierter Transistor

13a Bodydiode

13b Bodydiode

13c Bodydiode

13d Bodydiode

15 Simulationskurve von normierten Gateverlusten

17 Simulationskurve eines normierten Flächenverbrauchs

20 Steuereinheit / Ansteuerungseinheit

21 Erstes Eingangssignal

22 Zweites Eingangssignal

30 Ladungspumpe / Charge Pump

41 Erster Pegelwandler bzw. Levelshifter

42 Zweiter Pegelwandler bzw. Levelshifter

50 Logik / Logikschaltung

52 Erstes Nicht-Gatter

54 Zweites Nicht-Gatter

56 Erstes Nand-Gatter

58 Zweites Nand-Gatter

60a Steuersignal

60b Steuersignal Steuersignal

Steuersignal

Vorrichtung / Schaltvorrichtung