In Digital-Analog-Wandlern, wie sie zum Beispiel in digitalen Funkkommunikations-Empfangseinrichtungen eingesetzt werden, wird üblicherweise ein digitales Eingangssignal mit 2n Si- gnalzuständen und einer festen Abtastfrequenz fa in ein ana- loges Signal überführt, das im Frequenzbereich-fa/2 bis +fa/2 möglichst gut mit dem digitalen Signal übereinstimmen soll.

Insbesondere bei hohen Bitbreiten n stellt die durch analoge Schaltungstechnik zu realisierende Anzahl von Signalzuständen ein wesentliches Problem dar. Aus diesem Grund wird ein digi- tales Signal durch digitale Filter interpoliert, und es wer- den sogenannte Sigma-Delta-Modulatoren eingesetzt, die die Bitbreite n eines digitalen Signals bei erhöhter Abtastfre- quenz deutlich reduzieren.

Das dabei erzeugte Quantisierungsrauschen wird in bisher un- genutzte Frequenzbereiche transformiert. Besonders effizient sind hierfür Strukturen, die eine Formung des Rauschsignals durch Verwendung eines IIR-Filters (Infinite Impulse Respon- se-Filter) höherer Ordnung erzielen.

Ein Digital-Analog-Wandler unter Verwendung eines IIR-Filters als Interpolierglied und eines oder mehrerer Sigma-Delta-Mo- dulatoren zur Umsetzung der interpolierten Signale ist bei-

spielsweise in US 5 786 779 beschrieben. Ein kaskadierter Sigma-Delta-Modulator für einen Digital-Analogwandler ist ferner in DE 197 22 434 Cl aufgezeigt. Eine ausführliche Dar- stellung des Aufbaus und der Wirkungsweise von Sigma-Delta- Modulatoren wird in S. R. Norswothy, R. Schreier, G. Temes : "Delta-Sigma Data Converters, Theory, Design and Simulation", IEEE Press 1997, ISBN 0-7803-1045-4 gegeben.

Bei den Sigma-Delta-Modulatoren existieren zwei Ansätze, um eine Rauschformung zu erreichen. Nach einem ersten Ansatz werden Rückkoppelschleifen höherer Ordnung eingesetzt, was eine Reduktion auf bis zu zwei Signalzuständen erlaubt (1- Bit-Signaltechnik), jedoch ab einer Rauschformung der Ordnung 3 zu möglichen Instabilitäten bei hohen Eingangssignalen führt. Es treten sehr leicht Überhöhungen des Wertebereiches auf. Um dem zu begegnen, werden in der Praxis ein in der Am- plitude verringertes Eingangssignal sowie Zustandsspeicher mit Clipping-Eigenschaften verwendet, wodurch sich eine empi- risch ermittelbare Stabilität der Schaltung erreichen läßt.

Nach einem anderen Ansatz werden kaskadierte Strukturen er- ster und/oder zweiter Ordnung eingesetzt, die mehrstufig sind und dadurch ein stabiles Betriebsverhalten aufweisen.

Der Erfindung liegt die Aufgabe zugrunde, einen Sigma-Delta- Modulator mit den Vorteilen der Stabilität im Betriebsverhal- ten und der einfacheren Realisierbarkeit eines kaskadierten Ansatzes mit den Vorteilen einer geringen Stufenanzahl einer Rückkoppelschleife höherer Ordnung zu verbinden.

Erfindungsgemäß wird die Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1 gelöst. Vorteilhafte Weiterbildungen zeigen die begleitenden Ansprüche auf.

Die Erfindung basiert auf einem kaskadierten Sigma-Delta- Modulator. Durch das Einbringen einer zusätzlichen Logik wird die Anzahl der Signalzustände auf bis zu 2-entsprechend 1 Bit-reduziert. Aufwendige Clipping-Schaltungen entfallen,

ohne das die Stabilität der Schaltung gefährdet wäre. Indem die Schaltung modular aufgebaut ist, kann ein bestehendes De- sign eines Sigma-Delta-Modulators i.-ter Ordnung durch Hinzu- fügen einer zusätzlichen Stufe in eine Schaltung i+l.-ter Ordnung in einfacher Weise überführt werden.

Ein weiterer Vorteil der Erfindung besteht darin, daß durch die Logik eines Sigma-Delta-Modulators, seinen Entscheider und die Additionen der Entscheidungsausgangssignale die un- tersten Bits einer Zahlendarstellung nicht beeinflußt werden.

Zahlenwerte werden nämlich für gewöhnlich als eine Summe von Zweierpotenzen (z. B. Zweierkomplementdarstellung), kodiert.

Während der in einem Sigma-Delta-Modulator ablaufenden Opera- tionen, speziell Additionen, beeinflussen hierbei die be- tragsmäßig größeren Summenterme nicht das Resultat der be- tragsmäßig kleineren Summenterme. Das Entscheiderausgangs- signal nach den erfindungsgemäßen Ausführungsbeispielen be- sitzt einen betragsmäßig hohen Zahlenwert. Dieser beeinflußt also nicht die niederwertigen Summenglieder (Bits), die sich getrennt sehr effizient berechnen lassen. In einem zweiten Teil eines Sigma-Delta-Modulators lassen sich dann die aus der Berechnung hervorgehenden Überläufe, das Entscheideraus- gangssignal und der höherwertige Teil des Eingangssignals des Sigma-Delta-Modulators berechnen.

Die Erfindung soll anhand eines Ausführungsbeispiels naher erläutert werden. In der zugehörigen Zeichnung zeigt Fig. 1 : Das Grundprinzip eines kaskadierten Sigma-Delta-Modu- lators mit erfindungsgemäßer Konditionierung, Fig. 2 : Ein erstes Ausführungsbeispiel, Fig. 3 : Ein lineares Ersatzmodell zur Erläuterung des ersten Ausführungsbeispiels, Fig. 4 : Ein zweites Ausführungsbeispiel und

Fig. 5 : Ein lineares Ersatzmodell zur Erläuterung des zweiten Ausführungsbeispiels.

Fig. 1 zeigt das Grundprinzip eines erfindungsgemäßen kaska- dierten Sigma-Delta-Modulators. Als erste Stufe ist ein Sig- ma-Delta-Modulator Ml 1. oder 2. Ordnung herkömmlicher Aus- führung eingesetzt. Dieser erzeugt aus einer digitalen Ein- gangssignalfolge x (k) einerseits eine Ausgangssignalfolge y (k) geringer Stufenanzahl und andererseits eine das Quanti- sierungsrauschen darstellende Fehlersignalfolge e (k).

Bei vorbekannten kaskadierten Strukturen wird ausschließlich das Fehlersignal e (k) dem Eingang eines zweiten Sigma-Delta- Modulators M2 zugeführt. Dieser erzeugt eine geringstufige Nachbildung des Signals e (k), die durch ein digitales Filter F2 eine Spektralformung derart erfährt, daß der Fehler e (k) am Ausgang eines Summierers S1 kompensiert wird und außerdem einen Quantisierungsfehler e (k), der auf den Eingang eines dritten Sigma-Delta-Modulators M3 geführt ist. Der Summierer Sl weist zwei positive Eingänge auf, wobei ein positiver Ein- gang mit dem Ausgang des ersten Sigma-Delta-Modulators M1 verbunden ist und der zweite positive Eingang mit dem Ausgang des digitalen Filters F2 des zweiten Sigma-Delta-Modulators M2. Der Ausgang des Summierers Sl liefert das kompensierte Signal ys) und ist mit dem positiven Eingang eines weiteren Summierers S2 verbunden, dem an einem zweiten positiven Ein- gang das Ausgangssignal eines digitalen Filters F3 eines dritten Sigma-Delta-Modulators M3 zugeführt wird.

Sowohl das Ausgangssignal des zweiten Sigma-Delta-Modulators M2 als auch die nachfolgende Spektralformung im Filter F2 er- höhen die Stufenanzahl des Signals y (k). Das gleiche ge- schieht sinngemäß bei dem nachgeschalteten Sigma-Delta-Modu- lator M3.

Um eine Erhöhung der Stufenanzahl des Ausgangssignals yi (k) zu verhindern, wird erfindungsgemäß zusätzlich das Ausgangs-

signal der i-1 Sigma-Delta-Modulatoren dem Entscheidungspro- zeß des i.-ten Sigma-Delta-Modulators zugeführt. Dies ist in Fig. 1 durch die gestrichelten Verbindungen hervorgehoben.

Danach ist der Ausgang des Sigma-Delta-Modulators M1 zusätz- lich zu dem Entscheidereingang des Sigma-Delta-Modulators M2 der zweiten Stufe geführt und der Ausgang des Summierers Sl, an dem das kompensierte Signal y (k) anliegt, zusätzlich auf den Entscheidereingang des Sigma-Delta-Modulators M3 der dritten Stufe geführt. Es liegt im Bereich der Erfindung, weitere Sigma-Delta-Modulatoren in dieser Weise anzuschlie- ßen.

Alternativ oder auch zusätzlich können die Ausgangssignale yll (k) aller vorhergehenden Kaskadenstufen dem Entscheider des i.-ten Sigma-Delta-Modulators der Kaskade zugeführt wer- den. Dies ist in Fig. 1 für die dritte Kaskadenstufe M3 durch die gepunkteten Verbindungen vom Ausgang der Sigma-Delta- Modulatoren Ml, M2 zum Entscheidereingang des dritten Sigma- Delta-Modulators M3 dargestellt.

Als erstes Anwendungsbeispiel ist in Fig. 2 ein erfindungsge- mäß konditionierter kaskadierter Sigma-Delta-Modulator 2.

Ordnung mit zweistufigem Ausgangssignal (1 Bit) dargestellt.

Die erste Stufe bildet ein konventioneller Sigma-Delta-Modu- lator Ml l. Ordnung mit 1 Bit Ausgangssignal (-1,1), der bei einem Eingangssignal x (k) im Zahlenbereich :-1 < x < +1 sta- bil arbeitet, von dem ein Entscheider El und ein Verzögerer V1 naher bezeichnet sind. Der Betrag des Fehlersignals e (k) ist immer kleiner 1, so daß für die zweite Stufe ein zahlen- bereichsmäßig begrenztes Eingangssignal bereitsteht.

Die Aufgabe des zweiten Sigma-Delta-Modulators M2 ist es, ei- ne Rauschformung zweiter Ordnung des Ausgangssignals y, (k) unter der durch die Erfindung eingebrachten Bedingung zu er- zielen, daß die Stufenanzahl von y (k) nicht erhöht wird und y. (k) wieder ein 1 Bit Ausgangssignal (-1, +1) ist. Da wegen des Summieres S1 die Beziehung y. (k) = y (k) + y 2 (k) gilt, darf

der Zahlenwert des Ausgangssignals y 2 (k) des in Fig. 1 dar- gestellten Filters F2 zum Zeitpunkt k lediglich die Signal- werte-2,0, +2 annehmen.

Es bestehen nun zwei Möglichkeiten : Zum einen kann das Ein- gangssignal des in Fig. 2 nicht näher dargestellten Filters im zweiten Sigma-Delta-Modulator M2 derart gewählt werden, daß das Ausgangssignal #2 (k) die oben genannte Bedingung er- füllt. Zum anderen kann, wie in Fig. 2 als Modifikation von Fig. 1 dargestellt ist, die Funktion des Filters F2 nach Fig.

1 mit der Funktion des zweiten Sigma-Delta-Modulators M2 ver- knüpft werden. Hierzu wird das Ausgangssignal y (k) des ersten Sigma-Delta-Modulators Ml auf den Entscheider E2 des zweiten Sigma-Delta-Modulators M2 geführt (gestrichelte Verbindung), das Ausgangssignal des Entscheiders E2 in einem Integrator I2 integriert und das Integrationsergebnis mit dem zu approxi- mierenden Signal verglichen. Der Integrator I2 und der Ent- scheider E2 bilden gemeinsam einen erweiterten Entscheider mit dem Ausgangssignal y (k). Die für den Entscheidungspro- zeß verwendeten Gleichungen lauten für das Ausgangssignal y (k) der ersten Stufe : 1 if z (k) > 0 y(k)= -1 f X (k) < 0 und für das Ausgangssignal y2 (k) am Integrierer I der zwei- ten Stufe : #2(k -1) + 2 if ((#2(k) # 1) # (y(k) < 1) # (#2(k - 1) < 2)) v ( (I > #2 (k) # -1) # (y(k) < 1) A (y2 (k-1) < 0)) #2(k -2if((#2(k)<1)#(y(k)>-1)#(#2(k-1)>-2))1) #2(k) = # #2(k)#-1)#(y(k)>-1)#(#2(k-1)>0))> Y2 (k-1) else Aufgrund der für den Entscheidungsprozeß verwendeten Glei- chungen nimmt das Integrationsergebnis #2 (k) des Integrators

I2 zum Zeitpunkt k nur einen der drei Zahlenwerte (-2,0, +2) an. Das Integrationsergebnis y 2 (k) wird von dem zu approxi- mierenden Signal x 2 (k) subtrahiert und so der Approximati- onsfehler e2 (k) berechnet. Das Verzögerungsglied V2 verzögert den Approximationsfehler e- (k) um einen Zeittakt, so daß die- ser im nächsten Zeittakt zu dem Eingangssignal der zweiten Stufe e (k+l) addiert und das Signal x 2 (k+l) berechnet wird.

Fig. 3 verdeutlicht die Funktionsweise des kaskadischen An- satzes anhand eines linearen Ersatzmodells. Der erste Delta- Sigma-Modulator Ml fügt ein das Quantisierungsrauschen dar- stellendes Fehlersignal e (k) dem ursprünglichen Signal x (k) hinzu, das entsprechend einem FIR-Filter erster Ordnung (Fil- ter Dl) hochpaßgeformt wird. Dieses Fehlersignal e (k) bildet zugleich das Eingangssignal des zweiten Sigma-Delta-Modula- tors M2, der wiederum ein erster Ordnung gefärbtes Quantisie- rungsfehlersignal addiert. Dargestellt wird die Spektralfor- mung des Fehlersignals durch das Filter D2/1. Aufgrund der Architektur des in Fig. 3 nicht dargestellten zweiten Ent- scheiders ist das am Differenzierer D2/2 differenzierte Aus- gangssignal des zweiten Sigma-Delta-Modulators M2 verfügbar.

Es besteht aus dem differenzierten Fehlersignal der ersten Stufe, das den Fehler in y (k) kompensiert, sowie einem zwei- ter Ordnung gefärbten Rauschsignal.

Fig. 4 zeigt als weiteres Ausführungsbeispiel einen dreistu- figen kaskadierten Sigma-Delta-Modulator 3. Ordnung mit den Sigma-Delta-Modulatoren Ml bis M3 und einem dreistufigen Aus- gangssignal y3 (k) von 1,5 Bit.

Das Ausgangssignal y (k) des ersten Sigma-Delta-Modulators MI ist außer zu einem positiven Eingang des Summierers Sl erfin- dungsgemäß auf einen Eingang des Entscheiders E2 des analog aufgebauten zweiten Sigma-Delta-Modulators M2 geführt (ge- strichelte Linie), dessen Ausgang über einen Differenzierer D2 auf einen zweiten positiven Eingang des Summierers Si ge- führt ist. Am Ausgang des Summierers Sl ligt das Fehlersignal

y2 (k) an, das au#er an einen positiven Eingang eines Summie- rers S2 zur Bildung des Ausgangs-Fehlersignals y3 (k) erfin- dungsgemäß auch auf den aus dem Entscheider E3 und dem Inte- grierer I3 gebildeten erweiterten Entscheider des dritten Sigma-Delta-Modulators M3 geführt ist.

Zu dem im zweiten Sigma-Delta-Modulator M2 erzeugte Quanti- sierungsfehler e2 (k) wird im Summierer S3 eine Dithersignal- folge r (k) zwecks Unterdrückung diskreter Störlinien addiert und an den Eingang des dritten Sigma-Delta-Modulators M3 ge- führt.

Der Ausgang des dritten Sigma-Delta-Modulators M3 ist über einen Differenzierer D3 zu dem zweiten positiven Eingang des Summierers S2 geführt. Am Ausgang des Summierers S2 liegt das Ausgangssignal y3 (k) zur Weiterverarbeitung, beispielsweise Verstärkung, an.

Die für den Entscheidungsprozeß verwendeten Gleichungen lau- ten für das Ausgangssignal y (k) der ersten Stufe : #(k)#0.51if y (k) = ß if x (k) <-0. 5 0 else für das Ausgangssignal der zweiten Stufe : 1 #0.5)#(y(k)-#2(k-1)<1)#(y(k+1)>-1)(#(k) -1if(#(k)#-0.5)#(y(k)-#2(k-1)>-1)#(y(k+1)<1)#2(k)= 0 else 30 und für das Ausgangssignal y-_ (k) am Integrierer I der dritten Stufe : ((x3(k)#1)#(y2(k)-#3(k-1)<1)#(y2(k+1)>-1)#(#3(k-1)< 1))#3(k)+1if #((1>x3(k)#-1)#(y2(k)-#3(k-1)<1)#(y2(K+1)>-1)#(#3(k -1)<0)) ((x3(k)<-1)#(y2(k)-#3(k-1)>-1)#(y2(k+1)<1)#(#3(k-1) >-1))#3(k)-1if #3(k)=#((1>x3(k)#-1)#(y2(k)-#3(k-1)>-1)#(y2(k+1)<1) #(#3(k-1)>0)) y3 (k) else

Zusätzlich oder auch alternativ zu der gestrichelt darge- stellten Verbindung vom Ausgang des Summierers Sl (Ausgangs- signal y2 (k)) können die Ausgänge der Sigma-Delta-Modulatoren M1, M2 der ersten und zweiten Stufe (Ausgangssignale y (k) und #2 (k) bzw. der Ausgang des Differenzierers D2) auf den Entscheider E3 des dritten Sigma-Delta-Modulators M3 der Kas- kade geführt sein. Dies ist in Fig. 4 für die dritte Kaska- denstufe durch die gepunkteten Verbindungen dargestellt.

Fig. 5 gibt das linearisierte Modell des Modulators nach Fig.

4 an. Zum Aufbau der ersten und zweiten Stufe mit den Sigma- Delta-Modulatoren M1, M2 kann auf die Erläuterungen zu Fig. 3 verwiesen werden. Das im zweiten Sigma-Delta-Modulator M2 er- zeugte Quantisierungsfehler e2 (k) wird im Summierer S3 mit einem Dithersignal i (k) aufsummiert und an den Eingang des dritten Sigma-Delta-Modulators M3 geführt. Das im dritten Sigma-Delta-Modulator M3 erzeugte Ausgangssignal y 3 (k) wird in D3 differenziert und zu dem Signal y 2 (k) in dem Summierer S2 zwecks Fehlerkompensation addiert.

Der Ausgang des dritten Sigma-Delta-Modulators M3 ist über einen Differenzierer D3 zu dem zweiten positiven Eingang des Summierers S2 geführt. Am Ausgang des Summierers S2 liegt ei- ne geringstufige Ausgangssignalfolge yß (k) zur Weiterverar- beitung, beispielsweise Verstärkung, an.