Schaltungsanordnung zum Schutz gegen Überspannungen an Eingän¬ gen integrierter MOS-Schaltkreise.

Die vorliegende Erfindung betrifft eine Schaltungsanordnung zum Schutz gegen Überspannungen an Eingängen integrierter MOS- Schaltkreise nach dem Oberbegriff des Patentanspruchs 1.

Eine Schaltungsanordnung der gattungsgemäßen Art ist aus der Veröffentlichung C. Duvvury et al, "ESD Protection Reliability in 1 μm CMOS Technologies", Annual, Proc. Reliability Physics Band -24, 1986, bekannt.

Der Erfindung liegt die Aufgabe zugrunde, eine verbesserte Schaltungsanordnung der eingangs genannten Art anzugeben, die sowohl für NMOS- als auch CMOS-Schaltungen geeignet ist, die uneingeschränkt für Bausteine mit Substratspannung anwendbar ist, die ein geringes Risiko für die Auslösung von Latch-up besitzt und die sowohl eine sichere Ableitung von positiven bzw. negativen Überspannungen gegen ein Bezugspotential als auch gegen eine Versorgungsspanπung gestattet.

Die Aufgabe wird erfindungsgemäß durch die im kennzeichnenden Teil des Patentanspruchs 1 angegebenen Merkmale gelöst.

Der mit der Erfindung erzielbare Vorteil liegt insbesondere darin, daß ein Schutz vor eventuell auftretenden Überspannun¬ gen zwischen Eingangs-Anschlüssen und Bezugspoteπtial sowie zwischen Eingangs-Anschlüssen und einer Versorgungsspannung gleichzeitig gewährleistet ist.

Patentanspruch 2 bis 6 sind auf bevorzugte Weiterbildungen der Schaltungsanordnung gerichtet.

Die Erfindung wird nachfolgend anhand der Zeichnungen näher erläutert. Dabei zeigt

Figur 1 eine erfindungsgemäße Schaltungsanordnung zum Schutz gegen Überspannungen mit zwei Dickoxid-Transistoren, einem Schutzwiderstand und zwei Dünnoxid-Transistoren, wobei eine Gateelektrode eines Dünnoxid-Transistors mit einem Eingang einer integrierten MOS-Schaltung ver- bunden ist,

Figur 2 eine erfindungsgemäße Schaltungsanordnung zum Schutz gegen Überspannungen wie in Figur 1, wobei jedoch die Gateelektroden beider Dünnoxid-Transistoren mit Be- zugspotential verbunden sind,

Figur 3 eine erfindungsgemäße Schaltungsanordnung gemäß Fi¬ gur 2, wobei jedoch zusätzlich ein Koppel-MOS-Tran¬ sistor und eine Schutzdiode vorgesehen sind.

In den Figuren 1 bis 3, in denen gleiche Elemente mit gleichen Bezugszeichen versehen sind, ist jeweils ein Eingangs-Anschluß PAD über einen Dickoxid-Transistor 1 mit Bezugspotential VSS und erfindungsgemäß über einen Dickoxid-Transistor 3 mit einer Versorgungsspannung VDD verbunden, wobei die Gateelektrode des Dickoxid-Transistors 1 mit dem Eingangs-Anschluß PAD und die Gate-Elektrode des Dickoxid-Transistors 3 mit der Versorgungs¬ spannung VDD beschaltet ist. Es besteht jedoch auch die Mög¬ lichkeit, daß die Gate-Elektrode des Dickoxid-Transistors 3 mit dem Eingangs-Anschluß PAD beschaltet ist. Ferner ist der Eingangs-Anschluß PAD mit einem Anschluß eines, beispielsweise durch Diffusion erzeugten, Schutzwiderstandes R verbunden. Ein Eingang IN eines integrierten MOS-Schaltkreises ist über einen

Dünnoxid-Transistor 2 mit Bezugspotential VSS verbunden, wobei eine Gateelektrode des Dünnoxid-Transistors 2 ebenfalls mit Bezugspotential VSS beschaltet ist.

Durch die Erfindung erfolgt eine Ableitung der Überspannung am Eingangs-Anschluß PAD nicht nur zum Bezugspotential VSS, son-

dern durch den Dickoxid-Transistor 3 auch zur Versorgungsspan¬ nung VDD. Damit besteht bei elektrostatischer Belastung ein definierter Endladepfad gegenüber dem Versorgungsspannungs-An- schluß VDD. Die Ableitung einer Überspannung erfolgt sowohl beim Dickoxid-Transistor 1 als auch beim Dickoxid-Transistor 3 durch einen parasitären Bipolartransistor der jeweils aus den Drain-, Kanal- und Sourcegebiet des Dickoxid-Transistors gebil¬ det wird. Die Ableitung einer Überspannung am Eingangs-An- schluß PAD erfolgt durch einen Lawinendurchbruch eines oder beider parasitären Bipolartransistoren. Die Gateoxid-Dicke bei einem Dickoxid-Transistor liegt in der Größenordnung von 500 bis 1000 μ , wohingegen die Gateoxid-Dicke eines Dünnoxid- Transistors beispielsweise zwischen 10 und 100 n liegt. Da die erfiπdungsgemäße Schaltungsanordnung nur zum Schutz von

Eingangs-Anschlüssen dient kann ein relativ hochoh iger Schutz¬ widerstand R mit beispielsweise 500 bis 1000 Ohm, vorgesehen werden.

in Figur 1 ist eine erste Weiterbildung der Erfindung darge¬ stellt, die neben dem Dünnoxid-Transistor 2 einen weiteren Dünnoxid-Transistor 4 aufweist, der den Eingang IN der inte¬ grierten MOS-Schaltung erfindungsgemäß mit der Versorgungs- spannuπg VDD verbindet und dessen Gateelektrode mit dem Ein- gang IN des integrierten MOS-Schaltkreises beschaltet ist. Der Schutz des integrierten MOS-Schaltkreises wird durch den zu¬ sätzlichen Dünnoxid-Transistor 4 optimiert. Die Beschaltung der Gateelektrode des Dünnoxid-Transistors 4 hängt dabei von der zur Verfügung stehenden externen Spannungen ab. Für den Fall, daß eine erlaubte Eingangsspannung vom Eingangs-Anschluß PAD nicht größer als eine Versorgungsspannung VDD plus einer Einsatzspannung des Dünnoxid-Transistors 4 ist, kann die Gate¬ elektrode des Dünnoxid-Transistors 4 mit dem Eingang IN des integrierten MOS-Schaltkreises verbunden sein ohne daß dabei eine Beeinträchtigung der Funktion des integrierten MOS-Schalt¬ kreises entsteht. Handelt es sich beim Dünnoxid-Transistor bei¬ spielsweise um einen n-Kanal-MOS-Transistor, so wird im Fall einer gegenüber der Versorgungsspannung VDD positiven Über¬ spannung am Eingangs-Anschluß PAD der Dünnoxid-Transistor 4

aufgrund der anliegenden positiven Gate-Source-Spannung lei¬ tend und führt so einen Teil der elektrostatischen Ladung ab. Bei einer gegenüber dem Bezugspotential VSS positiven Über- Spannung am Eingangs-Anschluß PAD wird der Dünnoxid-Transistor 4, solange der untere parasitäre Bipolar-Transistor des Dick¬ oxid-Transistors 1 noch nicht durchgeschaltet ist, einen Teil der Ladung zur Versorgungsspannung VDD leiten und parasitären Kapazitäten zwischen Versorgungsspannungs- und Bezugspotential- Leitungen aufladen, die sich dann über den integrierten MOS- Schaltkreis entladen. Für negative Überspannungen zwischen dem Eingangs-Anschluß PAD und der Versorgungsspannung VDD bzw. dem Bezugspotential VSS hat der Dünnoxid-Transistor 4 keine ent¬ scheidende Bedeutung.

Eine zweite Weiterbildung der erfindungsgemäßen Schutzschal¬ tung ist in Figur 2 gezeigt und eignet sich für eine zulässige Eingangsspannung zwischen dem Eingangs-Anschluß PAD und dem Bezugspotential VSS, die größer als eine Versorgungsspannung VDD plus einer Einsatzspannung des Dünnoxid-Transistors 4 ist. Der Unterschied zwischen der Schutzschaltung gemäß Figur 1 und der Schutzschaltung nach Figur 2 besteht darin, daß die Gate¬ elektrode des Dünnoxid-Transistors 4 erfindungsgemäß mit Be¬ zugspotential verbunden ist. Geht man beispielsweise von einem n-Kanal-Dünnoxid-Transistor aus, so ist der Dünnoxid-Transi¬ stor 4 nur wirksam, sofern eine gegenüber der Versorgungsspan¬ nung VDD negative Überspannung auftritt. Hierbei entsteht, so¬ lange der parasitäre Bipolar-Transistor des Dickoxid-Transi¬ stors 3 noch nicht aktiv ist, neben einem Strompfad über den unteren Dünnoxid-Transistor 2, wiederum ein zusätzlicher Strom¬ pfad über den oberen Dünnoxid-Transistor 4, der wiederum para¬ sitäre Kapazitäten zwischen dem Bezugspotential und der Ver¬ sorgungsspannung auflädt, wodurch ein Teil der statischen La¬ dung zur Versorgungsspannung VDD abgeführt wird.

Eine dritte Weiterbildung der Erfindung ist in Figur 3 gezeigt und unterscheidet sich von der in Figur 2 dargestellten Ausfüh¬ rungsform im wesentlichen durch einen Koppel-MOS-Transistor 5. Der Eingangs-Anschluß PAD ist hierbei erfindungsgemäß durch

eine Reihenschaltung aus dem Schutzwiderstand R und dem Kop¬ pel-MOS-Transistor 5 mit dem Eingang IN des integrierten MOS- Schaltkreises verbunden und eine Gateelektrode des Koppel-MOS- Transistors 5 ist mit der Versorgungsspannung VDD beschaltet. Die erfindungsgemäße Schaltungsanordnung gemäß Figur 3 kann je nach den jeweiligen Erfordernissen sowohl mit den beiden Dünn¬ oxid-Transistoren 2 und 4 aber auch ohne die beiden Dünnoxid- Transistoren eingesetzt werden. Tritt eine bezogen auf die Ver- sorgungsspannung VDD positive Überspannung am Eingangs-An¬ schluß PAD auf, so sperrt der Koppel-MOS-Transistor 5 und ent¬ koppelt den Eingangs-Aπschluß PAD vom Eingang IN des integrier¬ ten MOS-Schaltkreises. Sind die Dünnoxid-Transistoren 2 und 4 vorgesehen, so können sie in diesem Fall keinen Beitrag zum Schutz des Eingangs IN des integrierten MOS-Schaltkreises bei¬ tragen. Liegt eine negative Überspannung gegenüber der Versor¬ gungsspannung VDD am Eingangs-Anschluß PAD an, so ist der Kop¬ pel-MOS-Transistor 5 leitend und die Schaltungsanordnung ent¬ spricht, sofern die Dünnoxid-Transistoren 2 und 4 vorhanden sind, in ihrer Funktionsweise der Schaltungsanordnung gemäß Figur 2. Es ist vorteilhaft die Versorgungsspannung VDD nicht direkt mit der Gateelektrode des Koppel-MOS-Transistors 5 zu verbinden, sondern die Versorgungsspannung über ein in ein Substrat SUB eingebrachtes Dotierungsgebiet mit zum Substrat unterschiedlichem Leitungstyp zuzuführen, wodurch eine Schutz¬ diode D zwischen dem Substrat SUB und der Gateelektrode des Koppel-MOS-Transistors 5 gebildet wird. Ausgehend von einem p-Substrat kann dieses Dotierungsgebiet beispielsweise n ⁺ -do- tiert sein. Bei der Auslegung des Koppel-MOS-Transistors 5 ist es von Vorteil den Anschluß der mit dem Schutzwiderstand R verbunden ist mindestens 2 bis 3 μm von der Gateelektrode ent¬ fernt anzuordnen, wodurch eine geringere Belastung des Gate¬ oxids bei auftretenden Überspannungen zwischen dem Eingangs- Anschluß PAD und der Versorgungsspannung VDD bewirkt wird.

Aufgrund der zunehmenden Strukturverkleinerung und der damit verbundenen Verringerung der Gateoxid-Dicke von MOS-Transisto¬ ren, bei unveränderten externen Spannungspegeln (zum Beispiel low voltage TTL Pegel), ist bereits bei der 64 Mega-Bit DRAM-

Generation mit einer Gateoxid-Dicke von 8 bis 10 nm und bei einem Eingangspegel von 5 Volt mit Fowler-Nordheim tunneling zu rechnen. Die erfindungsgemäße Schaltungsanordnung gemäß Fi- gur 3 kann hierbei mit und ohne die Dünnoxid-Transistoren 2 und 4 vorteilhaft eingesetzt werden, da beispielsweise bei einem Eingangspegel von 5,5 Volt am Eingangs-Anschluß PAD der Koppel-MOS-Transistor 5 gesperrt wird, sofern die Versorgungs¬ spannung VDD beispielsweise 3,3 Volt beträgt. Liegt hingegen am Eingangs-Anschluß PAD Bezugspotential an, so leitet der Kop¬ pel-MOS-Transistor und der Eingang IN des integrierten MOS- Schaltkreises erhält maximal die Versorgungsspannung VDD, die hier beispielsweise 3,3 Volt beträgt.