近年におけるフラットパネル・ディスプ� ��イの大型化に伴って、ディスプレイ・コン� ��ローラからディスプレイ・ドライバに供給� ��べきデータ量が増大している。例えば、UXGA (1920×1200)のディスプレイでは、(1920+180)*(1200+3 00)*60Hz=189MHzの周期(180/300はブランキング区間� ��相当する)で、データを各画素に供給する必 要がある。従って、ディスプレイ・ドライバ に供給すべきデータ量は、毎秒189MHz*12bit*3(RGB )=6.8Gbitに達する。

 これまでディスプレイ・ドライバ用高速� ��ンタフェース(IF)技術としては、RSDS(Reduced S wing Differentiol Signaling)や、Mini-LVDS(Low Voltage  Differentiol Signaling)が知られている。RSDSは、� �ス接続された12~15チャネルの伝送路で、170Mbi t程度のデータを伝送する方式である。また� �Mini-LVDSは、3~6チャネルの伝送路をポイント� �ーポイント接続して、データとクロックと� �受信側に供給することによって、データを� �送する方式である。

 しかしながら、RSDSでは、バス接続された 伝送路でインピーダンス不整合が生じるため 、信号の多重反射によって伝送速度が制限さ れるという問題がある。また、Mini-LVDSでは、 並走するクロック信号とデータ信号のスキュ ーによって伝送速度が制限されるという問題 がある。従って、これらの伝送方式を用いた 場合には、大容量化の際にチャネル数を増加 する必要があるため、基板の多層化等による 伝送媒体のコスト上昇を回避することが困難 であった。

 このような問題を解決するために、ディ� ��プレイ・ドライバ用高速インタフェースの� ��野で注目されているのは、クロックデータ� ��生回路を用いたクロックレス伝送である。

 図1は、関連するクロックレス伝送システ ムの構成を示すブロック図であって、クロッ クレス伝送システムをディスプレイ・ドライ バ用インタフェースに適用した例を示してい る。このクロックレス伝送システムは、ディ スプレイ・コントローラ501と、伝送媒体504と 、ディスプレイ・ドライバ506と、からなる。

 図1において、ディスプレイ・コントロー ラ501では、画像データをシリアル化するとと もに、それぞれ8ビットからなるR(赤),G(緑),B(� ��)の画素データを、10ビットの信号に変換す� ��8B10B符号化等の符号化を行う。そして、デ� �タ送信回路502は、符号化によってクロック� �号を多重化した通常データを、出力信号503� �して伝送媒体504に送出する。

 ディスプレイ・ドライバ506では、クロッ� ��データ再生回路507は、伝送媒体504から入力� ��号505として入力された通常データから、ク� ��ック信号を再生して出力するとともに、符� ��化された信号から画素データを分離して出� ��する。ディスプレイ駆動回路508は、再生さ� ��たクロック信号と分離された画素データと� ��、図示されないディスプレイに出力する。

 このような仕組みによって、クロック信� ��と画素データ信号のスキューの問題が解決� ��れて、高速信号伝送が可能になる。さらに� ��リアル化および高速化によってチャネル数� ��削減できるため、クロックレス伝送では伝� ��媒体の低コスト化も期待できる。

 しかしながら、図1に示されたクロックレ ス伝送システムにおけるクロックデータ再生 回路507を、ディスプレイ・ドライバ用インタ フェースに適用した場合には、ディスプレイ ・ドライバ506中のディスプレイ駆動回路508が 発生する、大きな電源ノイズが問題になる。

 図2は、図1に示されたクロックレス伝送� �ステムの動作を説明するものであって、電� �ノイズ前後での入力信号と再生クロック(ハ� ��フレート)との位相関係を示したものである 。

 一般に、ディスプレイ・ドライバ506の動� ��を区間分けすると、図2の(a)に示すように、 ディスプレイにおいて表示すべきデータを受 信するデータ通信区間と、受信したデータの 画素への書き込みを行うブランキング区間と の繰り返しになる。

 ディスプレイ駆動回路508は、図2の(b)に示 すように、ディスプレイ・ドライバ506が担当 している一列分の画素データを受信し終わっ た後に、画素データの書き込みを行う。この とき、ディスプレイ駆動回路508は、画素デー タの書き込み時に大電流を消費するため、大 きな電源ノイズが発生する。

 この電源ノイズの影響によって、図2の(c) に示すように、クロックデータ再生回路507に 含まれる、再生クロック発生用の発振回路の クロック位相が大きく変化する。すなわち、 電源ノイズ発生前には入力信号と再生クロッ クとが同期していたのに、電源ノイズ発生後 には入力信号と再生クロックとの同期が失わ れている。その結果、ブランキング区間が終 了して、次にディスプレイに書き込むべき画 素データの先頭ビットを受信する際に、エラ ーが発生することになるという問題がある。

 これに対して、特許文献1記載の光ディス ク装置においては、異常パターン検出回路は 、光ディスクから読み取られた再生信号S1の� ��ターン長異常を検出し、この検出量を示す� ��出信号S2を出力する。ゲイン制御回路は、� �出信号S2に応じて制御信号S3を生成し、検出� ��号S2によって示される検出量が増加すると� �、PLL回路のオープンループゲインを減少さ� �る。このような動作によって、再生信号S1の 信頼性が低いとき、PLL回路が再生信号S1に追� ��しにくくなり、生成されるクロックのジッ� ��の増加が抑制され、安定したクロックが供� ��されるので、再生信号S1の復号エラーが減� �する。

 このように、特許文献1には、光ディスク 装置において、光ディスクの傷や汚れに起因 する再生信号の復号エラーを低減することが できる旨が記載されている。

 しかしながら、特許文献1には、クロック レス伝送システムにおいて、電源ノイズに基 づくエラーの発生を防止することについては 、なんら記載されていない。

 また、特許文献2記載のシリアルデータ受 信回路においては、PLL回路は、入力クロック からマルチフェイズクロックを生成する。オ ーバーサンプル回路は、ブランキング期間に おいて入力シリアルデータをオーバーサンプ リングする。サンプリングクロック選択回路 は、PLL回路が生成するマルチフェイズクロッ クの中から最適な位相を与える1つのサンプ� �ングクロックを選択する。そして、非ブラ� �キング期間では、この選択した1つのサンプ� ��ングクロックを用いた1サンプリングによっ てデータを取り込む。

 このように、特許文献2には、チャネル間 にタイミングスキューが発生する多チャネル 高速シリアル伝送システムにおいて、少ない サンプリング数で正しくデータの確定が行え るようにし、低消費電力化および小型化を図 れる旨が記載されている。

 しかしながら、特許文献2には、クロック レス伝送システムにおいて、電源ノイズに基 づくエラーの発生を防止することについては 、なんら記載されていない。

 また、特許文献3記載の光伝送装置におい ては、ホスト機器から出力される複数のディ ジタル画像信号を蓄えるためのFIFOと、FIFOに� ��えられた複数のディジタル画像信号を所定� ��順番で読み出して、光信号に変換して光フ� ��イバからなる通信路により画像表示装置に� ��次伝送するパケットジェネレータ、8B10Bエ� �コーダ、および光送信器からなる伝送手段� �、が設けられている。伝送手段は、画像表� �装置で画面を描画する際に水平方向のタイ� �ングを計るための水平同期信号を画像表示� �置に伝送すべき期間に、FIFOに蓄えられたデ� ��ジタル画像信号を伝送する。これによって� ��送帯域の削減を可能にし、光伝送システム� ��小規模化を図ることができる。

 このように、特許文献3には、ディジタル 信号で光伝送する際に必要な伝送帯域を狭め ることで、システムの小規模化を可能にする ことができる旨が記載されている。

 しかしながら、特許文献3には、クロック レス伝送システムにおいて、電源ノイズに基 づくエラーの発生を防止することについては 、なんら記載されていない。

 また、特許文献4記載の液晶表示システム においては、パソコンでは、そのビデオ信号 出力部で発生したドット・クロック・バース トを水平同期信号に重畳し、これらを合成同 期信号として液晶表示装置に供給するように する。そして、液晶表示装置では、合成同期 信号からドット・クロック・バーストを抜き 出し、これに基づいてドット・クロックを再 生するようにしている。

 このように、特許文献4には、液晶表示シ ステムにおいて、パソコン側での大幅な仕様 変更を招くことなく、液晶パネル側にドット ・クロックを生成するための信号を供給する ことができる旨が記載されている。また、液 晶パネル側でのドット・クロックの生成を簡 単なものとするとともに、ドットのちらつき や画面の揺れのない安定した液晶パネルによ る画像表示を得ることができる旨が記載され ている。

 しかしながら、特許文献4には、クロック レス伝送システムにおいて、電源ノイズに基 づくエラーの発生を防止することについては 、なんら記載されていない。

 また、特許文献5記載のPLL回路においては 、カラーバースト信号に同期するようにクロ ック信号を発生するPLLの位相ループのゲイン を、垂直ブランキング期間は低くするように 制御している。

 このように、特許文献5には、カラーバー スト信号および垂直ブランキング期間を有す る復号映像信号を入力して、カラーバースト 信号に同期するクロック信号を抽出するPLL回 路において、複合映像信号のカラーバースト 信号が存在しない期間において生成されるク ロック信号の周波数変動を、過渡期のクロッ ク引き込みを遅くすることなく、抑制するこ とができる旨が記載されている。

 しかしながら、特許文献5には、クロック レス伝送システムにおいて、電源ノイズに基 づくエラーの発生を防止することについては 、なんら記載されていない。

 また、特許文献6記載のPLLループフィルタ 切替回路においては、入力信号方式の各場合 ごとに抵抗とコンデンサからなるPLL回路のル ープフィルタの複数の定数を切り替えるスイ ッチとして動作するNPNおよびPNPの複数の抵抗 内蔵トランジスタと、場合分けの条件判断を するための論理回路とが設けられており、入 力信号方式を検出し、各条件ごとに自動的に PLLループフィルタの複数の定数を最適値に切 り替えている。

 このように、特許文献6には、マルチスキ ャンの液晶ディスプレイモニタにおいて、外 部から入力されるアナログRGB信号を、PLL回路 にて生成する信号をクロックとするA/Dコンバ ータでサンプリングし制御する構成の場合に 、画面品位に多大な影響を及ぼすクロックジ ッタを対象となる入力信号に応じて最小限に することができる旨が記載されている。

 しかしながら、特許文献6には、クロック レス伝送システムにおいて、電源ノイズに基 づくエラーの発生を防止することについては 、なんら記載されていない。

 上述したように、通常のクロックデータ再� ��回路をディスプレイ・ドライバ用インタフ� ��ースに適用した場合は、ディスプレイ・ド� ��イバにあるディスプレイ駆動回路から発生� ��る大きな電源ノイズに起因して、クロック� ��ータ再生回路の再生クロックと、入力信号� ��の同期が失われるという課題があった。

特開2004-234808号公報(請求項1,〔0038〕、〔 0050〕,請求項15))

特開2004-328063号公報(〔0022〕,〔0030〕)

特開2005-311879号公報(〔0053〕)

特開平9-044122号公報(〔0013〕、〔0018〕、� ��30)

特開平09-182100号公報(請求項1,図2、〔0029� ��)

特開平10-178343号公報(〔0019〕,請求項1、� �0019〕,〔0024〕,請求項4、〔0018〕)