(第一の実施形態)
 以下、図面を参照し、本発明の第一の実施� ��態を説明する。本実施形態におけるA/D(アナ ログ/デジタル)変換回路は、パルス走行回路� ��、パルス走行回路からの出力信号を計測す� ��カウンタおよびエンコーダ(走行位置検出部 )と、カウンタからの出力信号を保持する第1� ��ラッチ回路と、エンコーダからの出力信号� ��保持する第2のラッチ回路と、第1のラッチ� �路および第2のラッチ回路からの出力信号を� ��算して保持する第3のラッチ回路と、第3の� �ッチ回路を用いて前信号と現信号との差分� �演算し、外部の後段回路へ出力する演算器(� ��ジタルデータ生成部)とを含んでいる。

 また、本実施形態におけるA/D変換回路は� ��図19で示したA/D変換回路とパルス走行回路� �構成のみが異なり、パルス走行回路以外の� �部は図19で示した各部と同様の構成である。

 図1は、本実施形態におけるパルス走行回 路10を示した回路図である。図示する例では� ��パルス走行回路10は、NAND回路111~142が直列に 32個接続されている回路である。

 本実施形態におけるパルス走行回路10で� �、起動用反転回路である1個のNAND回路(NAND回� ��111)と、反転回路として動作する多数のNAND� �路(NAND回路112~142)とがリング状に連結される� ��NAND回路111は、一方の入力端にパルス信号Sta rtPを受け、他方の入力端に前段のNAND回路142� �出力を受けて動作する。それぞれのNAND回路1 12~141は、一方の入力端に前段のNAND回路(例え� ��、NAND回路112の場合はNAND回路111)の出力を受� ��、他方の入力端にHighレベル(アナログ入力� �号VinまたはA/D変換回路の電源VDD)を受けて動� ��する。NAND回路142は、一方の入力端に前段の NAND回路141の出力を受け、他方の入力端にはHi ghレベルではなくフィードフォワードループ� ��してNAND回路138からの出力を受ける。これに より、パルス信号StartPが入力されている間、 NAND回路111~142の遅延時間に応じた周期で各NAND 回路の出力が発振する。

 なお、フィードフォワードループの構成� ��、上述した構成に限らない。例えば、NAND回 路140の一方の入力端のみ、Highレベルではな� �フィードフォワードループとしてNAND回路136� ��らの出力を受けるようにしてもよい。また� ��パルス走行回路10を構成するNAND回路の総数� ��32個に限定されず、4個以上の偶数個であれ� ��、特に制限は無い。

 図2から図5は、本実施形態におけるパル� �走行回路10の一部(図1における符号101の部分) を示した部分拡大図である。本実施形態にお けるパルス走行回路10全体の構成を図2から図 5に示す構成としてもよい。図2に示す例では� ��反転回路の伝播遅延時間は、アナログ入力� ��号Vinのレベル(大きさ)を反転回路の電源と� �て用いることにより制御される。また、図3� ��示したとおり、パルス走行回路10に入力す� �アナログ入力信号Vinのレベルを反転回路のGN D側に接続するようにしてもよい。また、図4� ��示したとおり、反転回路の伝播遅延時間を� ��アナログ入力信号Vinのレベルに応じた電流� ��を有する電流源41~43を用いることにより制� �するようにしてもよい。また、図5に示した� ��おり、電流源41~43を反転回路のGND側に接続� �るようにしてもよい。また、図示しないが� �電流源を反転回路の電源VDD側、GND側の各々� �接続してもよい。

 なお、4個以上の偶数個のNAND回路からな� �パルス走行回路10の例を説明したが、本実施 形態でのパルス走行回路は3個以上の奇数個� �NAND回路からなるパルス走行回路20としても� �い。

 図6は、本実施形態の変形例におけるパル ス走行回路20を示した回路図である。図示す� ��例では、パルス走行回路20は、NAND回路111~141 が直列に31個接続されている回路である。

 本変形例におけるパルス走行回路20では� �起動用反転回路である1個のNAND回路(NAND回路1 11)と、反転回路として動作する多数のNAND回� �(NAND回路112~141)とがリング状に連結される。N AND回路111は、一方の入力端にパルス信号StartP を受け、他方の入力端に前段のNAND回路141の� �力を受けて動作する。NAND回路112~141は、一方 の入力端に前段のNAND回路の出力を受け、他� �の入力端にHighレベル(アナログ入力信号Vinま たはA/D変換回路の電源VDD)を受けて動作する� �

 なお、パルス走行回路20を構成するNAND回� ��の総数は31個に限定されず、3個以上の奇数� ��であれば、特に制限は無い。また、パルス� ��行回路20の構成は、パルス走行回路10と同様 に、図2から図5に示した構成としてもよい。� ��た、パルス走行回路20の構成は、図示しな� �が、電流源を反転回路の電源VDD側、GND側の� �々に接続する構成としてもよい。

 上述したとおり、本実施形態では、パル� ��走行回路を構成する反転回路を、同一の論� ��素子(NAND回路)のみを用いて構成することが� ��き、各反転回路間の伝播遅延時間の差が無� ��パルス走行回路を実現することができる。� ��って、本実施形態によれば、容易な回路構� ��でA/D変換の精度の劣化を抑圧することがで� ��る。

 (第二の実施形態)
 以下、図面を参照し、本発明の第二の実施� ��態を説明する。本実施形態におけるA/D変換� ��路は、図19で示したA/D変換回路とパルス走� �回路の構成のみが異なり、パルス走行回路� �外の各部は図19で示した各部と同様の構成で ある。

 また、本実施形態と第一の実施形態との� ��いは、パルス走行回路を構成する反転素子� ��してNOR(否定論理和)回路を用いたことであ� �。

 図7は、本実施形態におけるパルス走行回 路30を示した回路図である。図示する例では� ��パルス走行回路30は、NOR回路211~242が直列に3 2個接続されている回路である。

 本実施形態におけるパルス走行回路30で� �、起動用反転回路である1個のNOR回路(NOR回路 211)と、反転回路として動作する多数のNOR回� �(NOR回路212~242)とがリング状に連結される。NO R回路211は、一方の入力端にパルス信号StartP� �受け、他方の入力端に前段のNOR回路242の出� �を受けて動作する。NOR回路212~241は、一方の� ��力端に前段のNOR回路(例えば、NOR回路212の場 合はNOR回路211)の出力を受け、他方の入力端� �Lowレベル(GND)を受けて動作する。NOR回路242は 、一方の入力端に前段のNOR回路241の出力を受 け、他方の入力端にLowレベルではなくフィー ドフォワードループとしてNOR回路238からの出 力を受ける。これは、本実施形態において、 パルス走行回路30は偶数個のNOR回路により構� ��されているため、パルス信号StartPが通過す� ��毎にNOR回路211~242が異なる値を出力するよう に、NOR回路242の出力を反転するためである。 また、パルス走行回路30は反転回路としてNOR� ��路を用いているので、パルス信号StartPがHigh レベルからLowレベルに変化することで起動さ れる。

 なお、フィードフォワードループの構成� ��、上述した構成に限らない。例えば、NOR回� ��240の一方の入力端のみ、Lowレベルではなく� ��ィードフォワードループとしてNOR回路236か� ��の出力を受けるようにしてもよい。また、� ��ルス走行回路30を構成するNOR回路の総数は32 個に限定されず、4個以上の偶数個であれば� �特に制限は無い。

 図8から図11は、本実施形態におけるパル� ��走行回路30の一部(図7における符号701の部分 )を示した部分拡大図である。本実施形態に� �けるパルス走行回路30全体の構成を図8から� �11に示す構成としてもよい。図8に示す例で� �、反転回路の伝播遅延時間は、アナログ入� �信号Vinのレベルを反転回路の電源として用� �ることにより制御される。また、図9に示し� ��とおり、パルス走行回路30に入力するアナ� �グ入力信号Vinのレベルを反転回路のGND側に� �続するようにしてもよい。また、図10に示し たとおり、反転回路の伝播遅延時間を、アナ ログ入力信号Vinのレベルに応じた電流値を有 する電流源41~43を用いることにより制御する� ��うにしてもよい。また、図11に示したとお� �、電流源41~43を反転回路のGND側に接続するよ うにしてもよい。また、図示しないが、電流 源を反転回路の電源VDD側、GND側の各々に接続 してもよい。

 なお、4個以上の偶数個のNOR回路からなる パルス走行回路30の例を説明したが、本実施� ��態でのパルス走行回路は3個以上の奇数個の NOR回路からなるパルス走行回路40としてもよ� ��。

 図12は、本実施形態の変形例におけるパ� �ス走行回路40を示した回路図である。図示す る例では、パルス走行回路40は、NOR回路211~241 が直列に31個接続されている回路である。

 本変形例におけるパルス走行回路40では� �起動用反転回路である1個のNOR回路(NOR回路211 )と、反転回路として動作する多数のNOR回路(N OR回路212~241)とがリング状に連結される。NOR� �路211は、一方の入力端にパルス信号StartPを� �け、他方の入力端に前段のNOR回路241の出力� �受けて動作する。NOR回路212~241は、一方の入� ��端に前段のNOR回路の出力を受け、他方の入� ��端にLowレベル(GND)を受けて動作する。

 なお、パルス走行回路40を構成するNOR回� �の総数は31個に限定されず、3個以上の奇数� �であれば、特に制限は無い。また、パルス� �行回路40の構成は、パルス走行回路30と同様� ��、図8から図11に示した構成としてもよい。� ��た、パルス走行回路40の構成は、図示しな� �が、電流源を反転回路の電源VDD側、GND側の� �々に接続する構成としてもよい。

 上述したとおり、本実施形態では、パル� ��走行回路を構成する反転回路を、同一の論� ��素子(NOR回路)のみを用いて構成することが� �き、各反転回路間の伝播遅延時間の差が無� �パルス走行回路を実現することができる。� �って、本実施形態によれば、容易な回路構� �でA/D変換の精度の劣化を抑圧することがで� �る。

 (第三の実施形態)
 以下、図面を参照し、本発明の第三の実施� ��態を説明する。本実施形態におけるA/D変換� ��路は、図19で示したA/D変換回路とパルス走� �回路の構成のみが異なり、パルス走行回路� �外の各部は図19で示した各部と同様の構成で ある。

 また、本実施形態と第一の実施形態およ� ��第二の実施形態との違いは、パルス走行回� ��を構成する反転素子として全差動型遅延回� ��(DE)を用いたことである。

 図13は、本実施形態におけるパルス走行� �路50を示した回路図である。図示する例では 、パルス走行回路50は、DE311~342が直列に32個� �続されている回路である。

 本実施形態におけるパルス走行回路50で� �、起動用反転回路である1個の全差動型遅延� ��路(DE311)と、多数の全差動型遅延回路(DE312~34 2)とがリング状に連結する。DE311は、トリガ� �にパルス信号StartPを受け、正の入力端に前� �の全差動型遅延回路DE342の正の出力を受け、 負の入力端に前段の全差動型遅延回路DE342の� ��の出力を受けて動作する。DE312~342は、正の� ��力端に前段の全差動型遅延回路(DE312の場合D E311)の負の出力を受け、負の入力端に前段の� ��差動型遅延回路の正の出力を受けて動作す� ��。

 なお、本実施形態のパルス走行回路50で� �、DE311のトリガ端にLowが入力された場合はDE3 11~342の入出力端電圧が固定され、DE311のトリ� ��端にHighが入力された場合はDE311~342の入出力 端電圧が固定されず動作が起動される。また 、パルス走行回路50を構成するDEの総数は32個 に限定されず、4個以上の偶数個であれば、� �に制限は無い。

 図14から図17は、本実施形態におけるパル ス走行回路50の一部(図13における符号1301の部 分)を示した部分拡大図である。本実施形態� �おけるパルス走行回路50全体の構成を図14か� ��図17に示す構成としてもよい。図14に示す例 では、反転回路の伝播遅延時間は、アナログ 入力信号Vinのレベルを反転回路の電源として 用いることにより制御される。また、図15に� ��したとおり、パルス走行回路50に入力する� �ナログ入力信号Vinのレベルを反転回路のGND� �に接続するようにしてもよい。また、図16に 示したとおり、反転回路の伝播遅延時間を、 アナログ入力信号Vinのレベルに応じた電流値 を有する電流源41~43を用いることにより制御� ��るようにしてもよい。また、図17に示した� �おり、電流源41~43を反転回路のGND側に接続す るようにしてもよい。また、図示しないが、 電流源を反転回路の電源VDD側、GND側の各々に 接続してもよい。

 なお、4個以上の偶数個の全差動型遅延回 路からなるパルス走行回路50の例を説明した� ��、本実施形態でのパルス走行回路は3個以上 の奇数個の全差動型遅延回路からなるパルス 走行回路60としてもよい。

 図18は、本実施形態の変形例におけるパ� �ス走行回路60を示した回路図である。図示す る例では、パルス走行回路60は、DE311~341が直� ��に31個接続されている回路である。

 本変形例におけるパルス走行回路60では� �起動用反転回路である1個の全差動型遅延回� ��(DE311)と、多数の全差動型遅延回路(DE312~341)� ��がリング状に連結する。DE311は、トリガ端� �パルス信号StartPを受け、正の入力端に前段� �全差動型遅延回路DE341の負の出力を受け、負 の入力端に前段の全差動型遅延回路DE341の正� ��出力を受けて動作する。DE312~341は、正の入� ��端に前段の全差動型遅延回路の負の出力を� ��け、負の入力端に前段の全差動型遅延回路� ��正の出力を受けて動作する。

 なお、本変形例のパルス走行回路では、D E311のトリガ端にLowが入力された場合はDE311~34 1の入出力端電圧が固定され、DE1のトリガ端� �Highが入力された場合はDE311~341の入出力端電� ��が固定されず、動作が起動される。

 なお、パルス走行回路60を構成するDEの総 数は31個に限定されず、3個以上の奇数個であ れば、特に制限は無い。また、パルス走行回 路60の構成は、パルス走行回路50と同様に図14 から図17に示した構成としてもよい。また、� ��ルス回路60の構成は、図示しないが、電流� �を反転回路の電源VDD側、GND側の各々に接続� �る構成としてもよい。

 上述したとおり、本実施形態では、パル� ��走行回路を構成する反転回路を、同一の論� ��素子(DE)のみを用いて構成することができ、 各反転回路間の伝播遅延時間の差が無いパル ス走行回路を実現することができる。よって 、本実施形態によれば、容易な回路構成でA/D 変換の精度の劣化を抑圧することができる。

 以上、この発明の実施形態について図面� ��参照して詳述してきたが、具体的な構成は� ��の実施形態に限られるものではなく、この� ��明の要旨を逸脱しない範囲の設計等も含ま� ��る。