以下、本発明の実施の形態について図面� ��参照して詳しく説明する。なお、同一また� ��相当する部分には同一の参照符号を付して� ��その説明を繰り返さない。

 ここで、以下の各実施の形態では、電力� ��子としてIGBTを例に挙げて説明しているけれ ども、MOSFETまたはバイポーラトランジスタを 駆動するための駆動回路についても、IGBTの� �動回路についての各実施の形態を適用する� �とができる。具体的には、MOSFETの場合には� �以下の説明においてエミッタ電極をソース� �極と読替え、コレクタ電極をドレイン電極� �読替えればよく、また、バイポーラトラン� �スタの場合には、以下の説明でゲート電極� �ベース電極に読替えればよい。なお、本明� �書でバイポーラトランジスタとは、ベース� �流によってオン/オフ制御を行なう通常のPNP� ��またはNPN形のバイポーラトランジスタを意� ��する。

 また、以下の説明では、IGBTの導電形とし て一般的なNチャネルを用いているけれども� �たとえば、PチャネルのMOSFETまたはPNP形のバ� ��ポーラトランジスタの駆動回路についても� ��NチャネルのIGBTの駆動回路についての各実� �の形態を適用することができる。Pチャネル� ��たはPNP形の場合には、以下の説明で電源お� ��びダイオードの極性を反対にし、各スイッ� ��素子として用いられるMOSFETのソース電極と� ��ミッタ電極とを反対にし、また、各スイッ� ��素子として用いられるバイポーラトランジ� ��タのエミッタ電極とコレクタ電極とを反対� ��すればよい。

 [実施の形態1]
 図1は、本発明の実施の形態1として、IGBT10� �駆動回路1について、その基本的構成を示す� ��路図である。NチャネルのIGBT10では、第1の� �電極であるコレクタ電極Cから第2の主電極で あるエミッタ電極Eに流れる主電流が、制御� �極であるゲート電極Gとエミッタ電極Eとの間 に印加される電圧によって制御される。

 図1に示すように、IGBT10の駆動回路1は、� �1および第2のノード11,12の間に設けられる単� ��の直流電源15と、接続ノードP1とIGBT10のゲー ト電極Gとの間に設けられるゲート抵抗RGと、 接続ノードP1とノード11との間に設けられる� �1のスイッチ素子Q1と、接続ノードP1とノード 12との間に設けられる第2のスイッチ素子Q2と� ��ノード11とIGBT10のエミッタ電極Eに接続され� ��接続ノードP2との間に設けられる第3のスイ� ��チ素子Q3と、接続ノードP2とノード12との間� ��設けられる第4のスイッチ素子Q4とを含む。� ��イッチ素子Q1~Q4によって構成される回路は� �わゆるHブリッジと呼ばれる回路である。

 ここで、電源15の出力電圧Vccは、IGBT10を� �ン状態に遷移させるのに必要十分な電圧に� �しい。IGBTの場合、通常15ボルトに設定され� �。なお、ゲート抵抗RGは、IGBT10をオン/オフ� �せるときにゲート電極に流入またはゲート� �極から流出する電流を制限するために設け� �れる。

 実施の形態1では、ノード11が電源15の正� �側であり、ノード12が電源15の負極側である� ��ノード12は、駆動回路1の基準電位を決める� ��動回路用の接地GND1に接続される。したがっ て、ノード11の電位は電源電圧Vccになり、ノ� ��ド12の電位は基準電位0になる。そこで、以� ��では、ノード11を電源ノード11と記載し、ノ ード12を接地ノード12と記載する場合がある� �

 さらに、IGBT10の駆動回路1は、信号入力ノ ードSinから入力される入力信号SG0の論理レベ ルに応じて、これらのスイッチ素子Q1~Q4のオ� ��/オフの状態を第1、第2の状態に切替える制� ��部20を含む。ここで、入力信号SG0の論理レ� �ルには、ハイ(H)レベルとロー(L)レベルとが� �り、各実施の形態では、Hレベルの入力信号S G0が、IGBT10をオン状態に遷移(ターンオン)さ� �る指令に対応し、Lレベルの入力信号SG0が、I GBTをオフ状態に遷移(ターンオフ)させる指令� ��対応する。制御部20は、入力信号SG0がHレベ� ��のとき、スイッチ素子Q1~Q4の状態をそれぞ� �、オン状態、オフ状態、オフ状態、オン状� �にする。このときのスイッチ素子Q1~Q4の状態 を第1の状態と呼ぶ。また、制御部20は、入力 信号SG0がLレベルのとき、スイッチ素子Q1~Q4の 状態をそれぞれ、オフ状態、オン状態、オン 状態、オフ状態にする。このときのスイッチ 素子Q1~Q4の状態を第2の状態と呼ぶ。

 図2は、図1に示す駆動回路1について、入� ��信号SG0に応じた状態の変化を表わすタイム� ��ャートである。図2において、横軸は時間を 示し、縦軸は上から順に、入力信号SG0の論理 レベル、スイッチ素子Q1~Q4のオン/オフの状態 、接続ノードP1の電位V(P1)、IGBT10のエミッタ� �極Eの電位V(E)、IGBT10のゲート電極Gの電位V(G)� ��IGBT10のゲート・エミッタ間の電圧VGE、およ� ��IGBT10の駆動電流IDを示す。

 ここで、ゲート・エミッタ間電圧VGEは、I GBT10のエミッタ電極Eの電位を基準にするとき のゲート電極Gの電位を表わす。また、駆動� �流IDとは、IGBT10のゲート電極Gを順方向およ� �逆方向にバイアスするために、駆動用の電� �15から供給される電流をいう。本明細書では 、駆動電流IDをIGBT10のターンオン時間または� ��ーンオフ時間内で一定の平均電流で近似す� ��。また、本明細書の図面では、電圧波形が� ��数関数的に変化する部分については直線で� ��似して表わす。

 以下、図1、図2を参照して、駆動回路1の動� ��について説明する。
 図2の時刻T1では、入力信号SG0がLレベルから Hレベルに切換わる。これに応じて、制御部20 は、スイッチ素子Q1~Q4の状態を第2の状態から 第1の状態に切換える。第1の状態では、接続� ��ードP1が電源ノード11に接続され、接続ノー ドP2が接地ノード12に接続されるので、接続� �ードP1の電位V(P1)は、0からVccに変化し、接続 ノードP2に接続されたIGBTのエミッタ電極Eの� �位V(E)は、Vccから0に変化する。この結果、IGB T10には、エミッタ電極Eの電位に対してゲー� �電極Gの電位が正になる順バイアス電圧がか� ��って、IGBT10はターンオンする。

 図2に示すように、IGBT10のゲート電極Gの� �位V(G)は、次の時刻T2までの間にVccまで徐々� �変化する。この時刻T1~T2のターンオン時間は 、IGBT10のゲート容量およびゲート抵抗RGの抵� ��値などによって決まる時定数による。ゲー� ��電極Gの電位V(G)の変化に伴って、ゲート・� �ミッタ間電圧VGEも、-VccからVccまで次第に変� ��する。

 次の時刻T3では、入力信号SG0がHレベルか� ��Lレベルに切換わる。これに応じて、制御部 20は、スイッチ素子Q1~Q4の状態を第1の状態か� ��第2の状態に切換える。第2の状態では、接� �ノードP1は接地ノード12に接続され、接続ノ� ��ドP2は電源ノード11に接続されるので、接続 ノードP1の電位V(P1)は、Vccから0に変化し、接� ��ノードP2に接続されたIGBTのエミッタ電極Eの 電位V(E)は、0からVccに変化する。この結果、I GBT10には、エミッタ電極Eの電位に対してゲー ト電極Gの電位が負になる逆バイアス電圧が� �かり、IGBT10はターンオフする。

 このターンオフの場合も、IGBT10のゲート� ��極Gの電位V(G)は、次の時刻T4までの間に次第 に0まで変化し、これに伴って、ゲート・エ� �ッタ間電圧VGEがVccから-Vccまで次第に変化す� ��。時刻T3~T4のターンオフ時間は、前述のタ� �ンオン時間と同様に、IGBT10のゲート容量お� �びゲート抵抗RGの抵抗値などによって決まる 時定数による。

 次の時刻T5では、IGBT10をターンオンさせ� �ため、再び入力信号SG0がLレベルからHレベル に切換わるのに応じて、制御部20は、スイッ� ��素子Q1~Q4の状態を第2の状態から第1の状態に 切換える。前述の時刻T1~T2の場合と同様に、� ��刻T5~T6で、ゲート電極GはVccまで次第に変化� ��、ゲート・エミッタ間電圧VGEは-VccからVccま で次第に変化する。

 このように、スイッチ素子Q1~Q4を含む回� �は、入力信号SG0に応じて、IGBT10のゲート電� �Gとノード11,12とが選択的に接続し、IGBT10の� �ミッタ電極Eとノード11,12とが選択的に接続� �るスイッチマトリクス回路80として機能する 。このノード11,12との接続の切り替えに伴っ� ��、IGBT10のゲート電極Gおよびエミッタ電極E� �、充電、放電が行われる。ゲート・エミッ� �間電圧VGEが正にバイアスされたときには、� �ート電極Gの電位がエミッタ電極Eの電位に対 して正になるように電荷が蓄積され、ゲート ・エミッタ間電圧VGEが正から負に変わると、 ゲート・エミッタ間に蓄積された電荷は放電 されて、逆にゲート電極Gの電位がエミッタ� �極の電位に対して負になるように充電され� �。駆動回路1のスイッチ素子Q1~Q4を図2のよう� ��制御する場合には、このような充放電の電� ��は、電源15によって駆動電流IDとして供給さ れる。

 ここで、ゲート・エミッタ間電圧VGEを0か らVccにまで充電するために、電源15が供給す� ��平均電流の大きさをI1とし、このI1を基準に して駆動電流IDを評価する。そうすると、図2 に示すように、時刻T1~T2および時刻T5~T6のタ� �ンオン時間では、ゲート・エミッタ間電圧VG Eは-VccからVccまで変化するので、駆動電流ID� �大きさはI1×2になる。また、時刻T3~T4のター� ��オフ時間では、ゲート・エミッタ間電圧VGE� ��Vccから-Vccまで変化するので、駆動電流IDの� ��きさはI1×2になる。

 図3は、IGBT10および駆動回路1と、負荷16お よび電源18を含む主回路との接続関係を示す� ��路図である。

 図3に示すように、IGBT10は、エミッタ電極 Eに接続されるノード13、およびコレクタ電極 Cに接続されるノード14を介して、主回路に接 続される。主回路用の接地GND2は、ノード13に 接続され、主回路の負荷16の一端は、ノード1 4に接続される。負荷16の他端は、主回路の電 源18の正極に接続され、電源18の負極は接地GN D2に接続される。IGBT10がターンオンしたとき� ��IGBT10のコレクタ電極Cからエミッタ電極Eに� �れるコレクタ電流ICは、主回路の電源18から� ��荷16を通って供給される。ここで、駆動回� �用の接地GND1は、接地GND2とは接続せずに、フ ローティングにする。

 次に、スイッチ素子Q1~Q4の具体的な構成例� �ついて説明する。
 図4、図5は、バイポーラトランジスタを用� �て構成した例である、電力素子の駆動回路1a ,1bを示す回路図であり、図6、図7は、MOSFETを� ��いて構成した例である、電力素子の駆動回� ��1c,1dを示す回路図である。

 図4に示す駆動回路1aの場合、スイッチ素� ��Q1~Q4は、それぞれNPN形、PNP形、NPN形、PNP形� �バイポーラトランジスタによって構成され� �。以下、スイッチ素子Q1~Q4を構成するバイポ ーラトランジスタを、それぞれ、バイポーラ トランジスタQ1~Q4と、簡略化して記載する。

 図4において、バイポーラトランジスタQ1~ Q4がNPN形の場合は、エミッタ電極が低電圧側� ��接続され、コレクタ電極が高電圧側に接続� ��れる。PNP形の場合は、エミッタ電極が高電� ��側に接続され、コレクタ電極が低電圧側に� ��続される。具体的には、バイポーラトラン� ��スタQ1,Q3のコレクタ電極は、電源ノード11に 接続され、バイポーラトランジスタQ1,Q2のエ� ��ッタ電極は、接続ノードP1に接続される。� �た、バイポーラトランジスタQ3,Q4のエミッタ 電極は、接続ノードP2(IGBT10のエミッタ電極E)� ��接続され、バイポーラトランジスタQ2,Q4の� �レクタ電極は、接地ノード12に接続される。 さらに、バイポーラトランジスタQ1,Q2の制御� ��極であるベース電極G1,G2は、バイポーラト� �ンジスタQ1,Q2に制御信号SG1を入力するための 接続ノードP3に接続され、バイポーラトラン� ��スタQ3,Q4のベース電極G3,G4は、バイポーラト ランジスタQ3,Q4に制御信号SG2を入力するため� ��接続ノードP4に接続される。

 ここで、図4の制御部20aは、分岐ノードP5� ��接続ノードP4との間に接続されるインバー� �24を含む。分岐ノードP5は、信号入力ノードS inおよび接続ノードP3と接続される。したが� �て、信号入力ノードSinから入力された入力� �号SG0は分岐ノードP5で分岐され、接続ノード P3には、入力信号SG0が制御信号SG1として供給� ��れ、接続ノードP4には、入力信号SG0の論理� �ベルをインバータ24によって反転させた制御 信号SG2が供給される。

 この結果、入力信号SG0がHレベルのとき、 バイポーラトランジスタQ1~Q4の状態は、図1で 説明した第1の状態になって、IGBT10がオン状� �に遷移する。逆に、入力信号SG0がLレベルの� ��き、バイポーラトランジスタQ1~Q4の状態が� �1で説明した第2の状態になって、IGBT10がオフ 状態に遷移する。

 図5に示す駆動回路1bは、バイポーラトラ� ��ジスタQ3,Q4がそれぞれNPN形、PNP形であるの� �代えて、それぞれPNP形、NPN形にする点と、� �ンバータ24を含まずに、入力信号SG0と同じ論 理レベルの制御信号SG2をバイポーラトランジ スタQ3,Q4に供給する点とにおいて、図4に示す 駆動回路1aと異なる。駆動回路1bでは、バイ� �ーラトランジスタQ3,Q4の導電形の変更に伴っ て、バイポーラトランジスタQ3のエミッタ電� ��が電源ノード11に接続され、コレクタ電極� �接続ノードP2に接続される。また、バイポー ラトランジスタQ4のコレクタ電極は接続ノー� ��P2に接続され、エミッタ電極は接地ノード12 に接続される。ここで、バイポーラトランジ スタQ3,Q4の導電形と各ゲート電極G3,G4に入力� �れる制御信号SG2の論理レベルとの両方が図4� ��駆動回路1aと反対であるので、バイポーラ� �ランジスタQ3,Q4の入力信号SG0に応じたオン/� �フ動作は、図4の駆動回路1aの場合と同様に� �る。図5のその他の構成については、図4に示 す駆動回路1aと同様であるので、説明を繰り� ��さない。

 また、図6、図7に示す駆動回路1c,1dは、ス イッチ素子Q1~Q4をMOSFETによって構成している� ��において、それぞれ図4、図5に示す駆動回� �1a,1bと相違する。したがって、図4、図5につ� ��ての説明で、バイポーラトランジスタのベ� ��ス電極、エミッタ電極およびコレクタ電極� ��、それぞれMOSFETのゲート電極、ソース電極� ��よびドレイン電極と読み替え、パイポーラ� ��ランジスタのNPN形およびPNP形を、それぞれM OSFETのNチャネルおよびPチャネルと読み替え� �ば、図4、図5での説明は、図6、図7に示す駆� ��回路1c,1dにも妥当するので、説明を繰り返� �ない。

 上述のとおり、実施の形態1の駆動回路1,1 a~1dによれば、単一の電源15を用いて、スイッ チ素子Q1~Q4を切り替えることによって、IGBT10� ��ゲート電極Gに順バイアスおよび逆バイアス の両方のバイアス電圧を印加することができ る。また、電源15の出力は、IGBT10をターンオ� ��させるのに必要十分な電圧でよい。前述の� ��2の従来技術では、逆バイアス印加に用いる コンデンサの充電電圧を加えた電圧を電源か ら供給していたのに対して、実施の形態1で� �、より少ない出力電圧でIGBT10のゲート電極G� ��逆バイアスを印加することができる。この� ��め、実施の形態1の駆動回路1,1a~1dでは、前� �の第1、第2の従来技術で必要とされるような 高い耐電圧性能を必要としない。

 [実施の形態2]
 IGBTなどの電力素子のターンオフ時に逆バイ アスを印加する場合は、逆バイアスを印加し ない場合に比べて、概略4倍の駆動電流が必� �になる。このため、駆動用電源には比較的� �きな電流容量が必要になり、駆動回路の各� �イッチ素子にも電流容量の大きなものが必� �になる。また、電力素子のターンオン時間� �増加するので、スイッチングロスが増大す� �。電力素子のスイッチングスピードを速め� �ために、ゲート抵抗またはベース抵抗の抵� �値を小さくすると、かえって、駆動電流の� �ーク値が増加するので、さらに大きな電流� �量の駆動用電源が必要になる。

 実施の形態2では、上記の問題を解決する ために、IGBT10をターンオフするときに、一時 的に第2の状態にした後、電源15を通らない経 路でIGBT10のエミッタ電極Eとゲート電極Gを接� ��することによって、ゲート電極Gとエミッタ 電極Eとの間に蓄積された電荷を放電させる� �これによって、ターンオン時の駆動電流IDを 減少させる。以下、図8~図15を参照して詳し� �説明する。

 図8は、本発明の実施の形態2として、IGBT1 0の駆動回路2aの構成を示す回路図である。図 8に示す駆動回路2aは、図4に示す駆動回路1aを 変形したものである。駆動回路2aが図4の駆動 回路1aと異なる点は、バイポーラトランジス� ��Q3のゲート電極と接続ノードP4との間に接続 される1ショットパルス発生回路30aをさらに� �む点と、バイポーラトランジスタQ4のエミッ タ電極およびコレクタ電極間に接続される抵 抗R4をさらに含む点である。ここで、1ショッ トパルス発生回路30aは、駆動回路2aの制御部2 0cに含まれ、入力されるパルス信号がLレベル からHレベルに変化するとき、この立上りエ� �ジをトリガにして、Hレベルの1ショットパル スを出力する。1ショットパルス発生回路30a� �具体的構成の一例は図10を参照して後述する 。また、抵抗R4の抵抗値は、オン状態のバイ� ��ーラトランジスタQ1~Q4のエミッタ・コレク� �間抵抗よりも十分に大きく設定される。

 図9は、図8の駆動回路2aについて、入力信 号SG0に応じた状態の変化を表わすタイムチャ ートである。図9において、横軸は時間を示� �、縦軸は上から順に、入力信号SG0の論理レ� �ル、バイポーラトランジスタQ1~Q4のオン/オ� �の状態、IGBT10のゲート・エミッタ間電圧VGE� �および駆動電流IDを示す。

 図8、図9を参照して、駆動回路2aの動作につ いて説明する。
 図9の時刻T1では、入力信号SG0がLレベルから Hレベルに切換わる。このとき、入力信号SG0� �制御信号SG1として供給されるバイポーラト� �ンジスタQ1,Q2は、それぞれオン状態、オフ状 態になり、入力信号SG0を反転した制御信号SG2 が供給されるバイポーラトランジスタQ4はオ� ��状態になる。

 一方、1ショットパルス発生回路30aは、制 御信号SG2がHレベルからLレベルに変化する立� ��りエッジでは、1ショットパルスを発生せず 、出力はLレベルのままである。したがって� �バイポーラトランジスタQ3はオフ状態を維持 する。この結果、バイポーラトランジスタQ1~ Q4の状態が図1で説明した第1の状態になるの� �、IGBT10のゲート電極Gに順バイアスが印加さ� ��、IGBT10がターンオンする。時刻T1~T2のター� �オン時間で、ゲート・エミッタ間電圧VGEは� �0からVccに変化する。

 時刻T3で入力信号SG0がHレベルからLレベル に切換わる。このとき、Lレベルの入力信号SG 0が供給されるバイポーラトランジスタQ1,Q2は 、それぞれオフ状態、オン状態になり、Hレ� �ルの制御信号SG2が供給されるバイポーラト� �ンジスタQ4はオフ状態になる。

 一方、1ショットパルス発生回路30aは、制 御信号SG2がLレベルからHレベルに変化するの� ��、この立上りエッジをトリガにして、Hレベ ルの1ショットパルスを発生する。1ショット� ��ルス発生回路30aの出力は、次の時刻T4でLレ� ��ルに戻る。このパルス出力を受けて、時刻T 3~T4の間の一時的な期間だけ、バイポーラト� �ンジスタQ3がオン状態になるので、バイポー ラトランジスタQ1~Q4の状態が一時的に第2の状 態になる。この結果、IGBT10のゲート電極Gに� �バイアスが印加され、IGBT10はターンオフす� �。このとき、IGBT10のゲート・エミッタ間電� �VGEは、Vccから-Vccまで次第に変化する。この� ��きの駆動電流IDはI1×2である。

 時刻T4では、バイポーラトランジスタQ1,Q3 ,Q4がオフ状態になるので、電源ノード11とIGBT 10との間が開放される。一方、バイポーラト� ��ンジスタQ2はオン状態であるので、IGBT10の� �ミッタ電極Eから、バイポーラトランジスタQ 4に並列接続された抵抗R4、オン状態のバイポ ーラトランジスタQ2、およびゲート抵抗RGを� �に経由して、IGBT10のゲート電極Gに至る放電� ��路19が形成される。

 電源15を経由しないこの放電経路19に放電 電流が流れることによって、時刻T3~T4の間にI GBT10のゲート・エミッタ間に蓄積された電荷� ��放電される。この放電は、図2のT5~T6の場合� ��異なり、電源15によって駆動されて生じる� �のでない。時刻T5でゲート・エミッタ間電圧 VGEが0になると、放電が完了する。時刻T4~T5の 放電時間は、バイパス用の抵抗R4の抵抗値、� ��ート抵抗RGの抵抗値およびIGBT10のゲート容� �などによって決まる時定数による。

 次の時刻T6では、再び入力信号SG0がLレベ� ��からHレベルに切換わるので、時刻T1の場合� ��同様に、バイポーラトランジスタQ1~Q4の状� �が第1の状態になって、IGBT10のゲート電極Gに 順バイアスがかかり、IGBT10はターンオンする 。ここで、ターンオンの開始時点で、ゲート ・エミッタ間に蓄積された電荷の放電が既に 完了しており、ゲート・エミッタ間電圧VGEが 0になっている。したがって、時刻T6~T7のター ンオン時間でのゲート・エミッタ間電圧VGEの 変化量は、0からVccまでのVccであり、図2の時� ��T5~T6に示す実施の形態1の場合の半分になる� ��この結果、ターンオン時に電源15が供給す� �駆動電流IDはI1になり、実施の形態1の場合の 半分になる。

 このように、実施の形態2の駆動回路2aで� ��、一時的に第2の状態にした後に、IGBT10のゲ ート・エミッタ間に蓄積された電荷を、電源 15を経由しない放電経路19を介して放電させ� �、ゲート・エミッタ間電圧VGEを0に戻すこと� ��よって、IGBT10のターンオン時の駆動電流ID� �減少させることができる。さらに、ターン� �ン時のゲート・エミッタ間電圧VGEの変化量� �減少するので、IGBT10のターンオン時間も短� �させることができる。

 図10は、図8に示す1ショットパルス発生回 路30aの具体的構成の一例を示す回路図である 。

 図10に示すように、1ショットパルス発生� ��路30aは、入力側ノード31と中間ノード33との 間に接続されたコンデンサ32と、中間ノード3 3と出力側ノード37との間に直列に接続された 2個のインバータ36a,36bと、中間ノード33と接� �GND1(接地ノード12)との間で互いに並列に接続 された抵抗34およびダイオード35とを含む。1� ��ョットパルス発生回路30aの入力側ノード31� �、接続ノードP4に接続され、出力側ノード37� ��バイポーラトランジスタQ3のベース電極G3に 接続される。

 ここで、コンデンサ32および抵抗34によっ て構成される回路はいわゆる微分回路であり 、入力側ノード31の信号が微分されて中間ノ� ��ド33に生成される。ただし、中間ノード33の 電位V(33)が接地GND1に対して負になる場合は、 ダイオード35に順方向が流れるので、中間ノ� ��ド33の電位V(33)はほぼ0に制限される。また� �図10で直列接続された2個のインバータ36a,36b� ��、入力された電圧波形を矩形波に整形する� ��ッファとして用いられる。

 図11は、図10に示す1ショットパルス発生� �路30aについて、入力信号SG0に応じた状態の� �化を示すタイムチャートである。図11におい て、横軸は時間を示し、縦軸は上から順に、 入力信号SG0の論理レベル(信号入力ノードSin� �電位V(Sin))、入力側ノード31の電位V(31)、中間 ノード33の電位V(33)、出力側ノード37の電位V(3 7)、およびバイポーラトランジスタQ3の動作� �態を示す。

 図10、図11を参照して、時刻T1,T4では、入� ��信号SG0が、Lレベル(0)からHレベル(Vcc)に切換 わるので、入力側ノード31の電位V(31)はVccか� �0に変化する。このとき、微分信号として中� ��ノード33に生成される負電位はダイオード35 によって制限されるので、中間ノード33の電� ��V(33)はダイオード35の順方向降下電圧だけ低 下する。

 一方、時刻T2,T5では、入力信号SG0に応じ� �入力側ノード31の電位V(31)は0からVccに変化す るので、微分信号として中間ノード33に生成� ��れる電位V(33)はVccまで上昇した後、0に徐々� ��戻る。この結果、中間ノード33の電位V(33)が インバータ36aの閾値電圧Vt1以上になる、時刻 T2~T3および時刻T5~T6で、出力側ノード37にHレ� �ル(電源電圧Vcc)のパルス信号が出力される。 このパルス出力を受けて、バイポーラトラン ジスタQ3がオン状態になる。ここで、1ショッ トパルスのパルス幅に対応する、時刻T2~T3、� ��刻T5~T6の時間は、コンデンサ32の容量と抵抗 34の値の積である微分回路の時定数で決まる� ��

 図12は、図8に示す駆動回路2aの変形例で� �る駆動回路2bの構成を示す回路図である。図 12の駆動回路2bは、図8の1ショットパルス発生 回路30aおよび抵抗R4に代えて、接続ノードP3� �バイポーラトランジスタQ2のベース電極G2と� ��間に接続される1ショットパルス発生回路30b と、バイポーラトランジスタQ1のコレクタ電� ��とエミッタ電極との間に接続される抵抗R1� �を含む点で、図8に示す駆動回路2aと相違す� �。ここで、1ショットパルス発生回路30bは、� ��動回路2bの制御部20dに含まれ、入力される� �ルス信号がHレベルからLレベルに変化すると き、この立下りエッジをトリガにして、一時 的にLレベルになってHレベルに戻るようなLレ ベルの1ショットパルスを出力する。1ショッ� ��パルス発生回路30bの具体的構成の一例は図1 4を参照して後述する。また、抵抗R1の抵抗値 は、オン状態のバイポーラトランジスタQ1~Q4� ��エミッタ・コレクタ間抵抗よりも十分に大� ��く設定される。

 図13は、図12の駆動回路2bについて、入力� ��号SG0に応じた状態の変化を表わすタイムチ� ��ートである。図13において、横軸は時間を� �し、縦軸は上から順に、入力信号SG0の論理� �ベル、バイポーラトランジスタQ1~Q4のオン/� �フの状態、IGBT10のゲート・エミッタ間電圧VG E、および駆動電流IDを示す。

 以下、図12、図13を参照して、駆動回路2b� ��動作について説明する。ここで、図13は、� �9の駆動回路2aのタイムチャートと比較して� �バイポーラトランジスタQ2の波形とバイポー ラトランジスタQ3の波形とが入れ替わってい� ��点が異なる。そこで、以下の説明では、バ� ��ポーラトランジスタQ2,Q3の動作について主� �説明し、駆動回路2aと同様の点については説 明を繰り返さない。

 図13の時刻T1で、入力信号SG0がLレベルか� �Hレベルに切換わる。このとき、、入力信号S G0が反転されて供給されるバイポーラトラン� ��スタQ3は、オフ状態に遷移する。一方、1シ� ��ットパルス発生回路30bは、入力信号SG0がLレ ベルからHレベルに変化する立上りエッジで� �、1ショットパルスを発生せず、出力はHレベ ルのままである。したがって、バイポーラト ランジスタQ2はオフ状態を維持する。この結� ��、バイポーラトランジスタQ1~Q4の状態が第1� ��状態になって、IGBT10がターンオンする。

 時刻T3で、入力信号SG0がHレベルからLレベ ルに切換わると、バイポーラトランジスタQ3� ��オン状態になる。一方、1ショットパルス発 生回路30bは、入力信号SG0がHレベルからLレベ� ��に変化するので、この立下りエッジをトリ� ��にして、Lレベルの1ショットパルスを発生� �る。1ショットパルス発生回路30bの出力は、� ��の時刻T4でHレベルに戻る。このパルス出力� ��受けて、バイポーラトランジスタQ2は、時� �T3~T4の間でオン状態になるので、バイポーラ トランジスタQ1~Q4の状態が一時的に第2の状態 になって、IGBT10がターンオフする。

 時刻T4では、バイポーラトランジスタQ1,Q2 ,Q4がオフ状態になるので、接地ノード12とIGBT 10との間が開放される。一方、バイポーラト� ��ンジスタQ3はオン状態であるので、IGBT10の� �ミッタ電極Eから、オン状態のバイポーラト� ��ンジスタQ3、バイパス用の抵抗R1、およびゲ ート抵抗RGを順に経由して、IGBT10のゲート電� ��Gに至る放電経路19が形成される。電源15を� �由しないこの放電経路19に放電電流が流れる ことによって、時刻T3~T4の間にIGBT10のゲート� ��エミッタ間に蓄積された電荷が放電される� ��

 このように、図12の駆動回路2bにおいても 、一時的に第2の状態にした後に、IGBT10のゲ� �ト・エミッタ間に蓄積された電荷を、電源15 を経由しない放電経路19を介して放電させる� ��で、図12の駆動回路2bは図8の駆動回路2aと同 様の効果を奏する。

 図14は、図12に示す1ショットパルス発生� �路30bの具体的構成の一例を示す回路図であ� �。

 図14に示す1ショットパルス発生回路30bは� ��抵抗34およびダイオード35が、中間ノード33� ��電源ノード11(電源電圧Vcc)との間に接続され る点で、図10に示す1ショットパルス発生回路 30aと異なる。また、ダイオード35の極性につ� ��ては、図14では、電源ノード11にダイオード 35のカソードが接続され、中間ノード33にダ� �オード35のアノードが接続される。このよう に、中間ノード33が抵抗34を介して電源ノー� �11に接続されるので、入力側ノード31の電位V (31)が変化しない場合には、中間ノード33の電 位V(33)は、Vccに固定される。入力側ノード31� �電位V(31)が変化すると、その微分信号を電源 電圧Vccに重ね合わせた電位が、中間ノード33� ��生成される。中間ノード33の電位V(33)が電源 電圧Vccを超える場合は、ダイオード35に順方� ��が流れるので、中間ノード33の電位V(33)は、 ほぼVccに制限される。

 図15は、図14に示す1ショットパルス発生� �路30bについて、入力信号SG0に応じた状態の� �化を示すタイムチャートである。図15におい て、横軸は時間を示し、縦軸は上から順に、 入力信号SG0の論理レベル(入力側ノード31の電 位V(31)と同じ)、中間ノード33の電位V(33)、出� �側ノード37の電位V(37)、およびバイポーラト� ��ンジスタQ2の動作状態を示す。

 図14、図15を参照して、時刻T1,T4で、入力� ��号SG0に応じて入力側ノード31の電位V(31)が0� �らVccに切換わるとき、ダイオード35によって 電圧の上昇が制限されるので、中間ノード33� ��電位V(33)はわずかにダイオード35の順方向降 下電圧だけ上昇する。時刻T2,T5で、入力側ノ� ��ド31の電位V(31)がVccから0に切換わるときは� �中間ノード33の電位V(33)は、0まで低下してか らVccに徐々に戻る。中間ノード33の電位V(33)� �、インバータ36aの閾値電圧Vt1以下となる時� �T2~T4および時刻T5~T6で、出力側のノードに0の 電位、すなわちLレベルのパルス信号が発生� �る。このパルス出力を受けて、バイポーラ� �ランジスタQ2がオン状態になる。

 上述の実施の形態2では、図4に示す駆動� �路1aを変形した駆動回路2a,2bの構成を示した� ��れども、図5~図7に示す駆動回路1b~1dを変形� �ても同様の作用効果を奏する電力素子の駆� �回路を実現することができる。ここで、NPN� �のバイポーラトランジスタまたはNチャネル� ��MOSFETに1ショットパルス発生回路が接続され る場合には、図10に示す1ショットパルス発生 回路30aが用いられ、PNP形のバイポーラトラン ジスタまたはPチャネルのMOSFETに1ショットパ� ��ス発生回路が接続される場合には、図14に� �す1ショットパルス発生回路30bが用いられる� ��

 [実施の形態3]
 実施の形態3は、IGBT10をターンオフするとき の駆動電流IDの低減を目的とする。具体的に� ��、スイッチ素子Q1~Q4の状態を第1の状態から� ��2の状態に切換えるとき、スイッチ素子Q2,Q3� ��いずれか一方についてオン状態になるタイ� ��ングを遅延させる。そして、この間に電源1 5を経由しないでIGBT10のエミッタ電極Eとゲー� ��電極Gとが接続することによって、ゲート・ エミッタ間に蓄積した電荷を放電させるもの である。以下、図16~図23を参照して詳しく説� ��する。

 図16は、本発明の実施の形態3として、IGBT 10の駆動回路3aの構成を示す回路図である。� �16に示す駆動回路3aは、図4に示す駆動回路1a� ��変形したものである。図16に示す駆動回路3a が図4に示す駆動回路1aと異なる点は、バイポ ーラトランジスタQ4のエミッタ電極とコレク� ��電極との間に接続されたダイオードD4をさ� �に含む点と、バイポーラトランジスタQ3のゲ ート電極G3と接続ノードP4との間に接続され� �遅延回路40aをさらに含む点である。ここで� �ダイオードD4のカソードがバイポーラトラン ジスタQ4のエミッタ電極に接続され、ダイオ� ��ドD4のアノードがコレクタ電極に接続され� �。したがって、第2の状態でバイポーラトラ� ��ジスタQ3がオン状態となったとき、ダイオ� �ドD4は逆方向にバイアスされて導通しない。 また、遅延回路40aは、駆動回路3aの制御部20e� ��含まれ、入力されるパルス信号がLレベルか らHレベルに切換わるときの立上りエッジを� �延させる機能を有する。遅延回路40aの具体� �構成例については、図18を参照して後述する 。

 図17は、図16の駆動回路3aについて、入力� ��号SG0に応じた状態の変化を表わすタイムチ� ��ートである。図17において、横軸は時間を� �し、縦軸は上から順に、入力信号SG0の論理� �ベル、バイポーラトランジスタQ1~Q4のオン/� �フの状態、IGBT10のゲート・エミッタ間電圧VG E、および駆動電流IDを示す。

 以下、図16、図17を参照して、駆動回路3aの� ��作について説明する。
 図17の時刻T1で、入力信号SG0がLレベルからH� ��ベルに切換わるとき、入力信号SG0が供給さ� ��るバイポーラトランジスタQ1,Q2は、それぞ� �オン状態、オフ状態になり、入力信号SG0を� �転した制御信号SG2が供給されるバイポーラ� �ランジスタQ4はオン状態になる。一方、制御 信号SG2がHレベルからLレベルに変化する立下� ��エッジでは、遅延回路40aによる遅延は生じ� ��いので、遅延回路40aに接続されるバイポー� ��トランジスタQ3は、時刻T1から遅れることな くオフ状態に遷移する。この結果、バイポー ラトランジスタQ1~Q4の状態が図1で説明した第 1の状態になるので、IGBT10のゲート電極Gに順� ��イアスが印加されて、IGBT10がターンオンす� ��。時刻T1~T2のターンオン時間で、ゲート・� �ミッタ間電圧VGEは-VccからVccに変化する。

 次に、時刻T3で、入力信号SG0がHレベルか� ��Lレベルに切換わる。このとき、バイポーラ トランジスタQ1,Q2は、それぞれオフ状態、オ� ��状態になり、入力信号SG0を反転した制御信� ��SG2が供給されるバイポーラトランジスタQ4� �オフ状態になる。一方、時刻T3で制御信号SG2 がLレベルからHレベルに変化するとき、遅延� ��路40aは、制御信号SG2の立上りを時刻T4まで� �延させて出力する。この出力を受けて、バ� �ポーラトランジスタQ3は、時刻T4までオフ状� ��を維持し、時刻T4でオン状態に遷移する。

 バイポーラトランジスタQ3がオン状態に� �るまでの時刻T3~T4では、バイポーラトランジ スタQ1,Q3,Q4がオフ状態であるので、電源ノー� ��11とIGBT10との間は開放される。一方、バイ� �ーラトランジスタQ2はオン状態であるので、 IGBT10のゲート電極Gから、ゲート抵抗RG、オン 状態のバイポーラトランジスタQ2、および順� ��向のダイオードD4を順に経由して、IGBT10の� �ミッタ電極Eに至る放電経路19が形成される� �電源15を経由しないこの放電経路19に放電電� ��が流れることによって、IGBT10のゲート・エ� ��ッタ間に蓄積された電荷が放電される。図2 に示す時刻T3~T4の場合と異なり、この放電は� ��源15によって駆動されて生じるものでない� �ゲート・エミッタ間電圧VGEが0になると放電� ��完了する。放電が完了するまでの時間は、� ��ート抵抗RGの抵抗値およびIGBT10のゲート容� �などによって決まる時定数による。

 時刻T4でバイポーラトランジスタQ3がオン 状態に遷移すると、バイポーラトランジスタ Q1~Q4の状態は第2の状態になるので、IGBT10のゲ ート電極Gに逆バイアスが印加される。図17で は、時刻T4の時点で既に放電が完了して、ゲ� ��ト・エミッタ間電圧VGEが0になっているので 、時刻T4~T5で、ゲート・エミッタ間電圧VGEは0 から-Vccまで変化する。

 上記のように、実施の形態3では、時刻T3~ T5のターンオフ期間は、時刻T3~T4の第1の期間� ��時刻T4~T5の第2の期間とを含む。第1の期間で は、電源15を経由しない経路でIGBT10のゲート� ��エミッタ間に蓄積された電荷が放電される� ��したがって、この放電は、電源15によって� �動されるものでない。第1の期間に続く第2の 期間では、電源15によって駆動電流IDが供給� �れて、IGBT10に逆バイアスが印加される。第1� ��期間でゲート・エミッタ間に蓄積された電� ��の放電が完了していると、第2の期間でのゲ ート・エミッタ間電圧VGEの変化量はVccになる ので、ターンオフに必要な駆動電流IDはI1と� �り、図2のT3~T4に示す実施の形態1の場合の半� ��になる。このように、実施の形態3の駆動回 路3aは、ターンオフに要する駆動電流IDを減� �させることができる。

 時刻T6では、再び入力信号SG0がLレベルか� ��Hレベルに切換わるので、時刻T1の場合と同� ��に、バイポーラトランジスタQ1~Q4の状態が� �1の状態になって、IGBT10のゲート電極Gに順バ イアスがかかり、IGBT10はターンオンする。実 施の形態3では、ターンオン時については、� �ート・エミッタ間に蓄積された電荷を放電� �せる過程を取り入れていないので、必要な� �動電流IDはI1×2となって、図2のT5~T6に示す実� ��の形態1の場合と同じである。

 図18は、図16に示す遅延回路40aの具体的構成 の一例を示す回路図である。
 図18に示すように、遅延回路40aは、入力側� �ード41と中間ノード44との間に接続された抵� ��42と、中間ノード44と出力側ノード47との間� ��直列接続されたバッファ用の2個のインバー タ46a,46bと、抵抗42と並列に接続されるダイオ ード43と、中間ノード44と接地ノード12(接地GN D1)との間に接続されるコンデンサ45とを含む� ��ダイオード43の極性については、カソード� �入力側ノード41に接続され、アノードが中間 ノード44に接続される。遅延回路40aの入力側� ��ード41は、接続ノードP4に接続され、出力側 ノード47は、バイポーラトランジスタQ3のベ� �ス電極G3に接続される。

 図19は、図18に示す遅延回路40aについて、 入力信号SG0応じた状態の変化を表わすタイム チャートである。図19において、横軸は時間� ��示し、縦軸は上から順に、入力信号SG0の論� ��レベル(信号入力ノードSinの電位V(Sin))、入� �側ノード41の電位V(41)、中間ノード44の電位V( 44)、出力側ノード47の電位V(47)、およびバイ� �ーラトランジスタQ3の動作状態を示す。

 図18、図19を参照して、時刻T1,T4では、入� ��信号SG0が、Lレベル(0)からHレベル(Vcc)に切換 わるのに応じて、入力側ノード41の電位V(41)� �Vccから0に変化する。この電位V(41)の立下り� �には、ダイオード43に順方向電流が流れるの で、中間ノード44の電位V(44)は、入力側ノー� �41の電位V(41)の変化に追随してVccから0まで変 化する。

 一方、時刻T2,T5では、入力側ノード41の電 位V(41)が0からVccに変化する。このとき、ダイ オード43は、逆方向にバイアスされて非導通� ��態である。したがって、抵抗42およびコン� �ンサ45によって構成される積分回路の効果に よって、中間ノード44に生成される信号の立� ��りエッジがなまり、中間ノード44の電位V(44) は0からVccまで徐々に上昇する。この結果、� �間ノード44の電位V(44)がインバータ46aの閾値� ��圧Vt1以上になる時刻T3,T6以降で、出力側ノ� �ド47の電位V(47)がVccになり、バイポーラトラ� ��ジスタQ3がオン状態になる。

 このように、遅延回路40aでは、図19の時� �T2~T3および時刻T5~T6の遅延時間だけ、出力側� ��ード47の電位V(47)の立上りのタイミングが、 入力側ノード41の電位V(41)の立上りのタイミ� �グよりも遅延する。この遅延時間は、コン� �ンサ45の容量と抵抗42の抵抗値の積である積� ��回路の時定数で決まる。

 図20は、図16に示す駆動回路3aの変形例で� ��る駆動回路3bの構成を示す回路図である。� �20の駆動回路3bは、図16のダイオードD4と遅延 回路40aとに代えて、バイポーラトランジスタ Q1のコレクタ電極とエミッタ電極との間に接� ��されたダイオードD1と、接続ノードP3とバイ ポーラトランジスタQ2のベース電極G2との間� �接続された遅延回路40bとを含む点において� �図16の駆動回路3aと相違する。ここで、ダイ� ��ードD1のカソードがバイポーラトランジス� �Q1のコレクタ電極に接続され、ダイオードD1� ��アノードがエミッタ電極に接続される。し� ��がって、第2の状態でバイポーラトランジス タQ2がオン状態となったとき、ダイオードD1� �逆方向にバイアスされて導通しない。また� �図20の遅延回路40bは、駆動回路3bの制御部20f� ��含まれ、入力されるパルス信号がHレベルか らLレベルに切換わるときの立下りエッジを� �延させるものである。遅延回路40bの具体的� �成の一例は図22を参照して後述する。

 図21は、図20の駆動回路3bについて、入力� ��号SG0に応じた状態の変化を表わすタイムチ� ��ートである。図21において、横軸は時間を� �し、縦軸は上から順に、入力信号SG0の論理� �ベル、バイポーラトランジスタQ1~Q4のオン/� �フの状態、IGBT10のゲート・エミッタ間電圧VG E、および駆動電流IDを示す。

 以下、図20、図21を参照して、駆動回路3b� ��動作について説明する。ここで、図21は、� �17の駆動回路3aについてのタイムチャートと� ��較して、バイポーラトランジスタQ2の波形� �バイポーラトランジスタQ3の波形とが入れ替 わっている点で異なる。そこで、以下の説明 では、バイポーラトランジスタQ2,Q3の動作に� ��いて主に説明し、駆動回路3aと同様の動作� �ついては説明を繰り返さない。

 図21の時刻T1で、入力信号SG0がLレベルか� �Hレベルに切換わる。このとき、入力信号SG0� ��反転させた制御信号SG2が供給されるバイポ� ��ラトランジスタQ3は、オフ状態に遷移する� �一方、バイポーラトランジスタQ2のベース電 極G2には、遅延回路40bの出力が供給される。� ��こで、入力信号SG0がLレベルからHレベルに� �化する立上りエッジでは、遅延回路40bによ� �立上りのタイミングの遅延は生じないので� �時刻T1にバイポーラトランジスタQ2はオフ状� ��に遷移する。

 時刻T3で、入力信号SG0がHレベルからLレベ ルに切換わるのに応じて、バイポーラトラン ジスタQ3はオン状態に遷移する。一方、遅延� ��路40bは、入力信号SG0がHレベルからLレベル� �変化する立下りのタイミングを時刻T4まで遅 延させて出力する。この出力を受けたバイポ ーラトランジスタQ2は、時刻T4までオフ状態� �維持し、時刻T4でオン状態に遷移する。

 バイポーラトランジスタQ2がオン状態に� �移するまでの時刻T3~T4では、バイポーラトラ ンジスタQ1,Q2,Q4がオフ状態であるので、接地� ��ード12とIGBT10との間が開放される。一方、� �イポーラトランジスタQ3はオン状態であるの で、IGBT10のゲート電極Gから、ゲート抵抗RG、 順方向のダイオードD1、およびオン状態のバ� ��ポーラトランジスタQ3を順に経由して、IGBT1 0のエミッタ電極Eに至る放電経路19が形成さ� �る。電源15を経由しないこの放電経路19に放� ��電流が流れることによって、IGBT10のゲート� ��エミッタ間に蓄積された電荷が放電される� ��

 時刻T4でバイポーラトランジスタQ2がオン 状態に遷移すると、バイポーラトランジスタ Q1~Q4の状態は第2の状態になるので、IGBT10のゲ ート電極Gに逆バイアスが印加される。

 このように、駆動回路3bは、図16の駆動回 路3aと同様に、ターンオフ期間の最初の時刻T 3~T4の間に、IGBT10のゲート・エミッタ間に蓄� �された電荷を電源15を経由しない経路で放電 させておくことによって、ターンオフに要す る駆動電流IDを減少させることができる。

 図22は、図20に示す遅延回路40bの具体的構成 の一例を示す回路図である。
 図22に示す遅延回路40bは、ダイオード43のア ノードを入力側ノード41に接続し、カソード� ��中間ノード44に接続する点で、図18に示す遅 延回路40aと異なる。このようにダイオード43� ��極性が図18と異なるために、入力側ノード41 にパルス信号が入力されたとき、図18の遅延� ��路40aでは、立上りのタイミングが遅延した� ��に対して、図22の遅延回路40bでは、立下り� �タイミングが遅延する。

 図23は、図22に示す遅延回路40bについて、 入力信号SG0に応じた状態の変化を表わすタイ ムチャートである。図23において、横軸は時� ��を示し、縦軸は上から順に、入力信号SG0の� ��理レベル(入力側ノード41の電位V(41)と同じ)� ��中間ノード44の電位V(44)、出力側ノード47の� ��位V(47)、およびバイポーラトランジスタQ2の 動作状態を示す。

 図22、図23を参照して、時刻T1,T4で、入力� ��号SG0に応じて入力側ノード41の電位V(41)が0� �らVccに切換わる。このとき、この電位V(41)の 立上り時には、ダイオード43に順方向電流が� ��れるので、中間ノード44の電位V(44)は、入力 側ノード41の電位V(41)の変化に追随して0からV ccまで変化する。

 一方、時刻T2,T5で、入力側ノード41の電位 V(41)はVccから0に変化する。この電位V(41)の立� ��り時には、中間ノード44に生成される信号� �立上りエッジがなまり、中間ノード44の電位 V(44)はVccから0まで徐々に下降する。この結果 、中間ノード44の電位V(44)がインバータ46aの� �値電圧Vt1未満になる時刻T3,T6以降で、出力側 ノード47の電位V(47)が0になり、バイポーラト� ��ンジスタQ3がオン状態になる。すなわち、� �刻T2~T3および時刻T5~T6の遅延時間だけ、出力� ��ノード47の電位V(47)の立下りのタイミングが 、入力側ノード41の電位V(41)の立下りのタイ� �ングよりも遅延する。

 上述の実施の形態3では、図4に示す駆動� �路1aを変形した駆動回路3a,3bの構成を示した� ��、図5~図7に示す駆動回路1b~1dを変形しても� �様の作用効果を奏する電力素子の駆動回路� �実現することができる。ここで、遅延回路� �NPN形のバイポーラトランジスタまたはNチャ� ��ルのMOSFETに接続される場合には、図18に示� �遅延回路40aが用いられ、遅延回路がPNP形の� �イポーラトランジスタまたはPチャネルのMOSF ETに接続される場合には、図22に示す遅延回� �40bが用いられる。

 また、スイッチ素子Q1~Q4としてMOSFETを用� �る場合には、MOSFETを寄生ダイオードを放電� �路19として利用できる。したがって、バイポ ーラトランジスタQ1~Q4を用いる図16、図20の場 合と異なり、スイッチ素子Q1,Q4と並列にダイ� ��ードD1,D4をさらに接続しなくてもよい。

 また、実施の形態3は、実施の形態2と組� �合わせることができる。この場合、IGBT10の� �ーンオン時の駆動電流IDの低減およびターン オン時間の短縮という実施の形態2の効果と� �ターンオフ時の駆動電流IDの低減という実施 の形態3の両方の効果を奏する。また、ター� �オンとターンオフの両方で駆動電流が低減� �きるので、駆動用の電源15およびスイッチ素 子Q1~Q4について電流容量の小さなものを用い� ��ことができ、コスト上のメリットがある。

 [実施の形態4]
 実施の形態4は、実施の形態3とは逆にIGBT10� �ターンオンするときの駆動電流IDの低減を目 的とする。具体的方法は、実施の形態3と類� �したものであり、スイッチ素子Q1~Q4の状態を 第1の状態から第2の状態に切換えるとき、ス� ��ッチ素子Q1,Q4のいずれか一方についてオン� �態になるタイミングを遅延させる。そして� �この間に電源15を経由しないでIGBT10のエミッ タ電極Eとゲート電極Gとが接続することによ� ��て、ゲート・エミッタ間に蓄積した電荷を� ��電させるものである。以下、図24~図27を参� �して詳しく説明する。

 図24は、本発明の実施の形態4として、IGBT 10の駆動回路4aの構成を示す回路図である。� �24に示す駆動回路4aは、図4に示す駆動回路1a� ��変形したものである。図24に示す駆動回路4a が図4に示す駆動回路1aと異なる点は、バイポ ーラトランジスタQ3のエミッタ電極およびコ� ��クタ電極間に接続されたダイオードD3をさ� �に含む点と、バイポーラトランジスタQ4のゲ ート電極G4と接続ノードP4との間に接続され� �遅延回路40bをさらに含む点である。ここで� �ダイオードD3のカソードがバイポーラトラン ジスタQ3のコレクタ電極に接続され、ダイオ� ��ドD3のアノードがエミッタ電極に接続され� �。したがって、第1の状態でバイポーラトラ� ��ジスタQ4がオン状態となったとき、ダイオ� �ドD3は逆方向にバイアスされて導通しない。 また、遅延回路40bは、駆動回路4aの制御部20g� ��含まれ、図20、図22を参照して既に説明した ように、入力されるパルス信号がHレベルか� �Lレベルに切換わるときの立下りエッジを遅� ��させる。

 図25は、図24の駆動回路4aについて、入力� ��号SG0に応じた状態の変化を表わすタイムチ� ��ートである。図25において、横軸は時間を� �し、縦軸は上から順に、入力信号SG0の論理� �ベル、バイポーラトランジスタQ1~Q4のオン/� �フの状態、IGBT10のゲート・エミッタ間電圧VG E、および駆動電流IDを示す。

 以下、図24、図25を参照して、駆動回路4aの� ��作を説明する。
 図25の時刻T1以前で、バイポーラトランジス タQ1~Q4のオン/オフの状態は図1で説明した第2� ��状態なので、IGBT10には、ゲート電極Gの電位 がエミッタ電極Eの電位に対して負となるよ� �に逆バイアスが印加されている。

 時刻T1で、入力信号SG0がLレベルからHレベ ルに切換わると、入力信号SG0が供給されるバ イポーラトランジスタQ1,Q2は、それぞれオン� ��態、オフ状態になり、入力信号SG0を反転し� ��制御信号SG2が供給されるバイポーラトラン� ��スタQ3はオフ状態になる。一方、時刻T1では 制御信号SG2がHレベルからLレベルに変化する� ��で、遅延回路40bは、制御信号SG2の立下りを� ��刻T2まで遅延させて出力する。この出力を� �けて、バイポーラトランジスタQ4は、時刻T2� ��でオフ状態を維持し、時刻T2でオン状態に� �移する。

 バイポーラトランジスタQ4がオン状態に� �るまでの時刻T1~T2の期間は、バイポーラトラ ンジスタQ2~Q4がオフ状態であるので、接地ノ� ��ド12とIGBT10との間が開放される。一方、バ� �ポーラトランジスタQ1はオン状態であるので 、IGBT10のエミッタ電極Eから、順方向のダイ� �ードD3、オン状態のバイポーラトランジスタ Q1、およびゲート抵抗RGを順に経由して、IGBT1 0のゲート電極Gに至る放電経路19が形成され� �。電源15を経由しないこの放電経路19に放電� ��流が流れることによって、IGBT10のゲート・� ��ミッタ間に蓄積された電荷が放電される。� ��2に示す時刻T1~T2の場合と異なり、この放電� ��電源15によって駆動されて生じるものでな� �。ゲート・エミッタ間電圧VGEが0になると放� ��が完了する。放電が完了するまでの時間は� ��ゲート抵抗RGの抵抗値およびIGBT10のゲート� �量の積などによって決まる時定数による。

 次に時刻T2でバイポーラトランジスタQ4が オン状態に遷移すると、バイポーラトランジ スタQ1~Q4の状態は図1で説明した第1の状態に� �るので、IGBT10のゲート電極Gに順バイアスが� ��加される。図25では、時刻T2の時点で既に放 電が完了して、ゲート・エミッタ間電圧VGEが 0になっているので、時刻T2~T3で、ゲート・エ ミッタ間電圧VGEは0からVccまで変化する。

 このように、実施の形態4では、時刻T1~T3� ��ターンオン期間は、時刻T1~T2の第1の期間と� ��刻T2~T3の第2の期間とを含む。第1の期間では 、電源15を経由しない経路でIGBT10のゲート・� ��ミッタ間に蓄積された電荷が放電されるの� ��、電源15によって駆動電流IDが供給されない 。第1の期間に続く第2の期間では、電源15に� �って駆動電流IDが供給されて、IGBT10に順バイ アスが印加される。第1の期間でゲート・エ� �ッタ間に蓄積された電荷の放電が完了して� �ると、第2の期間でのゲート・エミッタ間電� ��VGEの変化量はVccになるので、ターンオンに� ��要な駆動電流IDはI1となり、図2のT1~T2に示す 実施の形態1の場合の半分になる。このよう� �、実施の形態4ではターンオンに要する駆動� ��流IDを減少させることができる。

 次に、時刻T4で、入力信号SG0がHレベルか� ��Lレベルに切換わると、入力信号SG0が供給さ れるバイポーラトランジスタQ1,Q2は、それぞ� ��オフ状態、オン状態になり、入力信号SG0を� ��転した制御信号SG2が供給されるバイポーラ� ��ランジスタQ3はオン状態になる。一方、制� �信号SG2がLレベルからHレベルに変化する立上 りエッジでは、遅延回路40bによる遅延は生じ ないので、遅延回路40bに接続されるバイポー ラトランジスタQ4は、時刻T4から遅れること� �くオフ状態に遷移する。この結果、バイポ� �ラトランジスタQ1~Q4の状態が第2の状態にな� �ので、IGBT10のゲート電極Gに逆バイアスが印� ��されて、IGBT10がターンオフする。

 実施の形態4では、ターンオフ時について は、前述の実施の形態3と異なり、ゲート・� �ミッタ間に蓄積された電荷を放電させる過� �を取り入れていない。したがって、時刻T4~T5 のターンオフ時間に電源15から供給される駆� ��電流IDはI1×2となって、実施の形態1の場合� �同じである。

 時刻T6で、再び入力信号SG0がLレベルからH レベルに切換わるので、時刻T1~T3の場合と同� ��の経過で、時刻T8までにIGBT10のターンオン� �完了する。

 図26は、図24に示す駆動回路4aの変形例で� ��る駆動回路4bの構成を示す回路図である。� �26の駆動回路4bは、図24のダイオードD3と遅延 回路40bに代えて、バイポーラトランジスタQ2� ��コレクタ電極とエミッタ電極との間に接続� ��れたダイオードD2と、接続ノードP3とバイポ ーラトランジスタQ1のベース電極G1との間に� �続された遅延回路40aとを含む点において、� �24の駆動回路4aと相違する。ここで、ダイオ� ��ドD2のカソードがバイポーラトランジスタQ2 のエミッタ電極に接続され、ダイオードD2の� ��ノードがバイポーラトランジスタQ2のコレ� �タ電極に接続される。したがって、第1の状� ��でバイポーラトランジスタQ1がオン状態と� �ったとき、ダイオードD2は逆方向にバイアス されて導通しない。また、遅延回路40aは、駆 動回路4bの制御部20hに含まれ、図16、図18を参 照して既に説明したように、入力されるパル ス信号がLレベルからHレベルに切換わるとき� ��立上りエッジを遅延させる。

 図27は、図26の駆動回路4bについて、入力� ��号SG0に応じた状態の変化を表わすタイムチ� ��ートである。図27において、横軸は時間を� �し、縦軸は上から順に、入力信号SG0の論理� �ベル、バイポーラトランジスタQ1~Q4のオン/� �フの状態、IGBT10のゲート・エミッタ間電圧VG E、および駆動電流IDを示す。

 以下、図26、図27を参照して、駆動回路4b� ��動作について説明する。ここで、図27では� �図25の駆動回路4aについてのタイムチャート� ��比較して、バイポーラトランジスタQ1の波� �とバイポーラトランジスタQ4の波形とが入れ 替わっている点が異なる。そこで、以下の説 明では、バイポーラトランジスタQ1,Q4の動作� ��ついて主に説明し、駆動回路4aと同様の動� �については説明を繰り返さない。

 図27の時刻T1で、入力信号SG0がLレベルか� �Hレベルに切換わるのに応じて、入力信号SG0� ��反転させた制御信号SG2が供給されるバイポ� ��ラトランジスタQ4はオン状態になる。一方� �遅延回路40bは、制御信号SG2がLレベルからHレ ベルに変化する立上りのタイミングを時刻T2� ��で遅延させて出力し、この出力を受けたバ� ��ポーラトランジスタQ1は、時刻T2までオフ状 態を維持し、時刻T2でオン状態に遷移する。

 バイポーラトランジスタQ1がオン状態に� �るまでの時刻T1~T2の期間は、バイポーラトラ ンジスタQ1~Q3がオフ状態であるので、電源ノ� ��ド11とIGBT10との間が開放される。一方、バ� �ポーラトランジスタQ4はオン状態であるので 、IGBT10のエミッタ電極Eから、オン状態のバ� �ポーラトランジスタQ4、順方向のダイオード D2、およびゲート抵抗RGを順に経由して、IGBT1 0のゲート電極Gに至る放電経路19が形成され� �。電源15を経由しないこの放電経路19に放電� ��流が流れることによって、IGBT10のゲート・� ��ミッタ間に蓄積された電荷が放電される。

 時刻T2でバイポーラトランジスタQ1がオン 状態に遷移すると、バイポーラトランジスタ Q1~Q4の状態は第1の状態になるので、IGBT10のゲ ート電極Gに順バイアスが印加される。

 時刻T4で、入力信号SG0がHレベルからLレベ ルに切換わると、バイポーラトランジスタQ4� ��オフ状態になる。このとき、入力信号SG0がH レベルからLレベルに変化する立下りエッジ� �は、遅延回路40aによる遅延は生じないので� �時刻T4から遅れることなくバイポーラトラン ジスタQ1はオフ状態に遷移する。

 このように、駆動回路4bは、図24の駆動回 路4aと同様に、ターンオン期間の最初の時刻T 1~T2の間に、IGBT10のエミッタ電極Eに蓄積され� ��電荷を電源15を経由しない経路で放電させ� �おくことによって、ターンオンに要する駆� �電流IDを減少させることができる。

 上述の実施の形態4では、図4に示す駆動� �路1aを変形した駆動回路4a,4bの構成を示した� ��、図5~図7に示す駆動回路1b~1dを変形しても� �様の作用効果を奏する電力素子の駆動回路� �実現することができる。ここで、遅延回路� �NPN形のバイポーラトランジスタまたはNチャ� ��ルのMOSFETに接続される場合には、図18に示� �遅延回路40aが用いられ、遅延回路がPNP形の� �イポーラトランジスタまたはPチャネルのMOSF ETに接続される場合には、図22に示す遅延回� �40bが用いられる。

 また、スイッチ素子Q1~Q4としてMOSFETを用� �る場合には、MOSFETを寄生ダイオードを放電� �路19として利用できる。したがって、バイポ ーラトランジスタQ1~Q4を用いる図24、図26の場 合と異なり、スイッチ素子Q2,Q3と並列にダイ� ��ードD2,D3をさらに接続しなくてもよい。

 また、実施の形態4は、実施の形態3と組� �合わせることができる。この場合、IGBT10の� �ーンオフ時の駆動電流IDの低減という実施の 形態3の効果と、ターンオン時の駆動電流IDの 低減という実施の形態4の両方の効果を奏す� �。また、ターンオンとターンオフの両方で� �動電流が低減できるので、駆動用の電源15お よびスイッチ素子Q1~Q4について電流容量の小� ��なものを用いることができ、コスト上のメ� ��ットがある。

 [実施の形態5]
 実施の形態5は、IGBT10のターンオン時および ターンオフ時の両方の駆動電流IDを低減する� ��とを目的とする。具体的には、入力信号SG0� ��応じて、スイッチ素子Q1~Q4の状態を第1、第2 の状態に切換えるとき、スイッチ素子Q1,Q3を� ��ン状態にし、かつ、スイッチ素子Q2,Q4をオ� �状態にするか、または、スイッチ素子Q1,Q3を オフ状態にし、かつ、スイッチ素子Q2,Q4をオ� ��状態にするかの、いずれかの状態にする。� ��して、この間に、電源15を経由しない経路� �IGBT10のゲート電極Gとエミッタ電極Eとを接続 して、ゲート・エミッタ間に蓄積した電荷を 放電させるものである。以下、図28~図33を参� ��して詳しく説明する。

 図28は、本発明の実施の形態5として、IGBT 10の駆動回路5aの構成を示す回路図である。� �28に示す駆動回路5aは、図6に示す駆動回路1c� ��変形したものである。図28に示す駆動回路5a が図6に示す駆動回路1cと異なる点は、接続ノ ードP4とインバータ24の出力端との間に接続� �れる遅延回路40cをさらに含む点である。こ� �で、遅延回路40cは、駆動回路5aの制御部20iに 含まれ、入力されるパルス信号の立上り、立 下りの両方のタイミングを遅延させる。遅延 回路40cの具体的構成例については、図30を参� ��して後述する。

 図29は、図28の駆動回路5aについて、入力� ��号SG0に応じた状態の変化を表わすタイムチ� ��ートである。図29において、横軸は時間を� �し、縦軸は上から順に、入力信号SG0の論理� �ベル、スイッチ素子Q1~Q4を構成するMOSFETのオ ン/オフの状態、IGBT10のゲート・エミッタ間� �圧VGE、および駆動電流IDを示す。以下では、 スイッチ素子Q1~Q4を構成するMOSFETを、それぞ� ��、MOSFETQ1~Q4と、簡略化して記載する。

 次に、図28、図29を参照して、駆動回路5aの� ��作を説明する。
 図29の時刻T1で、入力信号SG0がLレベルからH� ��ベルに切換わるとき、入力信号SG0が供給さ� ��るMOSFETQ1,Q2は、それぞれオン状態、オフ状� �になる。一方、遅延回路40cには、入力信号SG 0を反転させた制御信号SG2が供給される。遅� �回路は、HレベルからLレベルに変化する制御 信号SG2の立下りのタイミングをT2まで遅延さ� ��て出力する。この出力を受けて、MOSFETQ3,Q4� �、それぞれ、時刻T2までオン状態、オフ状態 を維持し、時刻T2でオフ状態、オン状態に遷� ��する。

 時刻T1~T2の間は、MOSFETQ2,Q4がオフ状態であ るので、接地ノード12とIGBT10との間は開放さ� ��る。一方、MOSFETQ1,Q3はオン状態であるので� �IGBT10のエミッタ電極Eから、オン状態のMOSFETQ 3、オン状態のMOSFETQ1、およびゲート抵抗RGを� ��に経由して、IGBT10のゲート電極Gに至る放電 経路19aが形成される。電源15を経由しないこ� ��放電経路19aに放電電流が流れることによっ� ��、IGBT10のゲート・エミッタ間に蓄積された� ��荷が放電される。図2に示す時刻T1~T2の場合� ��異なり、この放電は電源15が駆動して生じ� �ものでない。ゲート・エミッタ間電圧VGEが0� ��なると放電が完了する。放電が完了するま� ��の時間は、ゲート抵抗RGの抵抗値およびIGBT1 0のゲート容量などによって決まる時定数に� �る。

 時刻T2でMOSFETQ3,Q4が、それぞれオフ状態、 オン状態に遷移すると、MOSFETQ1~Q4の状態は第1 の状態になるので、IGBT10のゲート電極Gに順� �イアスが印加される。図29では、時刻T2の時� ��で既に放電が完了して、ゲート・エミッタ� ��電圧VGEが0になっているので、時刻T2~T3で、� ��ート・エミッタ間電圧VGEは0からVccまで変化 する。

 時刻T4で、入力信号SG0がHレベルからLレベ ルに切換わるとき、MOSFETQ1,Q2は、それぞれオ� ��状態、オン状態になる。一方、遅延回路40c� ��、LレベルからHレベルに変化する制御信号SG 2の立上りのタイミングをT5まで遅延させて出 力する。この出力を受けて、MOSFETQ3,Q4は、そ� ��ぞれ、時刻T5までオフ状態、オン状態を維� �し、時刻T5でオン状態、オフ状態に遷移する 。

 時刻T4~T5の間は、MOSFETQ1,Q3がオフ状態であ るので、電源ノード11とIGBT10との間は開放さ� ��る。一方、MOSFETQ2,Q4はオン状態であるので� �IGBT10のゲート電極Gから、ゲート抵抗RG、オ� �状態のMOSFETQ2、およびオン状態のMOSFETQ4順に� ��由して、IGBT10のエミッタ電極Eに至る放電経 路19bが形成される。電源15を経由しないこの� ��電経路19bに放電電流が流れることによって� ��IGBT10のゲート・エミッタ間に蓄積された電� ��が放電される。実施の形態1で説明した図2� �時刻T3~T4の場合と異なり、この放電は電源15� ��よって駆動されて生じるものでない。ゲー� ��・エミッタ間電圧VGEが0になると放電が完了 する。

 時刻T5でMOSFETQ3,Q4が、それぞれオン状態、 オフ状態に遷移すると、MOSFETQ1~Q4の状態は第2 の状態になるので、IGBT10のゲート電極Gに逆� �イアスが印加される。図29では、時刻T5の時� ��で既に放電が完了して、ゲート・エミッタ� ��電圧VGEが0になっているので、時刻T5~T6で、� ��ート・エミッタ間電圧VGEは0から-Vccまで変� �する。

 時刻T7で入力信号SG0が再びLレベルからHレ ベルに切換わる。時刻T7~T9のターンオン期間� ��駆動回路5aの動作は、時刻T1~T3と同様である 。

 上述のように、実施の形態5では、時刻T1~ T3、時刻T7~T9のターンオン期間、および時刻T4 ~T6のターンオフ期間の両方とも、これらの期 間の最初の放電期間で、ゲート電極Gまたは� �ミッタ電極Eに蓄積された電荷が、電源15を� �由しない経路で放電され、ゲート・エミッ� �間電圧VGEの絶対値が減少する。その後、電� �15から駆動電流IDを供給して、ゲート電極Gと エミッタ電極Eとの間に順方向または逆方向� �バイアス電圧VGEを印加するので、駆動用の� �源15によるゲート・エミッタ間電圧VGEの変化 量を減少させることができる。この結果、実 施の形態5の駆動回路5aは、ターンオンおよび ターンオフに必要な駆動電流IDを減少させる� ��とができる。放電期間中に放電が完了して� ��ゲート・エミッタ間電圧VGEが0まで戻ってい るときには、駆動電流IDはターンオフ、ター� ��オンのいずれの場合もI1になって、実施の� �態1の半分になる。

 図30は、図28に示す遅延回路40cの具体的構成 の一例を示す回路図である。
 図30に示す遅延回路40cは、入力側ノード41と 中間ノード44との間に接続されるダイオード4 3を取り除いた点で、図18、図22に示す遅延回� ��40a,40bと異なる。このようにダイオード43を� ��り除いたために、入力側ノード41にパルス� �号が入力されたとき、遅延回路40a,40bでは、� ��れぞれ立上り、立下りのタイミングが遅延� ��るのに対して、図30の遅延回路40cでは、立� �り、立下りのいずれのタイミングも遅延す� �。

 図31は、図30に示す遅延回路40cについて、 入力信号SG0に応じた状態の変化を表わすタイ ムチャートである。図31において、横軸は時� ��を示し、縦軸は上から順に、入力信号SG0の� ��理レベル(信号入力ノードSinの電位V(Sin))、� �力側ノード41の電位V(41)、中間ノード44の電� �V(44)、出力側ノード47の電位V(47)、およびMOSFE TQ3,Q4の動作状態を示す。

 図30、図31を参照して、時刻T1,T4では、入� ��信号SG0がLレベル(0)からHレベル(Vcc)に切換わ るのに応じて、入力側ノード41の電位V(41)がVc cから0に立ち下がる。このとき、抵抗42およ� �コンデンサ45によって構成される積分回路の 効果によって、中間ノード44に生成される電� ��V(44)は、Vccから0まで徐々に下降する。同様� ��、時刻T3,T7で、入力信号SG0に応じて入力側� �ード41の電位V(41)が0からVccに立ち上がるとき 、中間ノード44に生成される電位V(44)は0からV ccまで徐々に上昇する。

 この結果、中間ノード44の電位V(44)がイン バータ46aの閾値電圧Vt1以上になる時刻T2以前� ��時刻T4~T6、時刻T8以降で、出力側ノード47の� ��位V(47)がVccになる。すなわち、時刻T1~T2、時 刻T3~T4、時刻T5~T6、および時刻T7~T8の遅延時間 だけ、出力側ノード47の電位V(47)の立上り、� �下りのタイミングが、入力側ノード41の電位 V(41)の立上り、立下りのタイミングよりも遅� ��する。この遅延時間は、コンデンサ45の容� �と抵抗42の抵抗値の積である積分回路の時定 数で決まる。したがって、MOSFETQ3,Q4がオン/オ フするタイミングも、入力信号SG0の論理レベ ルの切換わりのタイミングよりもこの遅延時 間だけ遅延する。

 図32は、図28に示す駆動回路5aの変形例で� ��る駆動回路5bの構成を示す回路図である。� �32の駆動回路5bは、遅延回路40cの設置場所を� ��分岐ノードP5と接続ノードP3との間に変更し た点で、図28の駆動回路5aと相違する。ここ� �、図32の遅延回路40cは、駆動回路5bの制御部2 0jに含まれ、図30を参照して既に説明したよ� �に、入力されるパルス信号の立上り、立下� �のいずれのタイミングも遅延させるもので� �る。

 図33は、図32の駆動回路5bについて、入力� ��号SG0に応じた状態の変化を表わすタイムチ� ��ートである。図33において、横軸は時間を� �し、縦軸は上から順に、入力信号SG0の論理� �ベル、MOSFETQ1~Q4のオン/オフの状態、IGBT10の� �ート・エミッタ間電圧VGE、および駆動電流ID を示す。

 以下、図32、図33を参照して、駆動回路5b� ��動作について説明する。ここで、図33は、� �29の駆動回路5aについてのタイムチャートと� ��較して、バイポーラトランジスタQ1,Q2の波� �とバイポーラトランジスタQ3,Q4の波形とが入 れ替わっている点が異なる。そこで、以下の 説明では、駆動回路5aと異なる動作について� ��明し、駆動回路5aと同様の動作については� �明を繰り返さない。

 図33の時刻T1で、入力信号SG0がLレベルか� �Hレベルに切換わるとき、MOSFETQ3,Q4は、それ� �れオフ状態、オン状態になる。遅延回路40c� �出力を受けるMOSFETQ1,Q2は、時刻T2になってか� ��、それぞれオン状態、オフ状態に遷移する� ��

 時刻T1~T2の間は、MOSFETQ2,Q4はオン状態であ るので、IGBT10のエミッタ電極Eから、オン状� �のMOSFETQ4、オン状態のMOSFETQ2、およびゲート� ��抗RGを順に経由して、IGBT10のゲート電極Gに� ��る放電経路19cが形成される。電源15を経由� �ないこの放電経路19cに放電電流が流れるこ� �によって、IGBT10のゲート・エミッタ間に蓄� �された電荷が放電される。時刻T2でMOSFETQ1,Q2� ��、それぞれオン状態、オフ状態に遷移する� ��、MOSFETQ1~Q4の状態は第1の状態になるので、I GBT10のゲート電極Gに順バイアスが印加される 。

 一方、時刻T4で、入力信号SG0がHレベルか� ��Lレベルに切換わるとき、MOSFETQ3,Q4は、それ� ��れオン状態、オフ状態になる。MOSFETQ1,Q2は� �遅延回路40cの出力を受けるので、時刻T5にな ってから、それぞれオフ状態、オン状態に遷 移する。

 時刻T4~T5の間は、MOSFETQ1,Q3はオン状態であ るので、IGBT10のゲート電極Gから、ゲート抵� �RG、オン状態のMOSFETQ1、およびオン状態のMOSF ETQ3を順に経由して、IGBT10のエミッタ電極Eに� ��る放電経路19dが形成される。電源15を経由� �ないこの放電経路19に放電電流が流れること によって、IGBT10のゲート・エミッタ間に蓄積 された電荷が放電される。時刻T5でMOSFETQ1,Q2� �、それぞれオフ状態、オン状態に遷移する� �、MOSFETQ1~Q4の状態は第2の状態になるので、IG BT10のゲート電極Gに逆バイアスが印加される� ��

  このように、駆動回路5bは、図28の駆動� ��路5aと同様に、ターンオン、ターンオフの� �間の最初に、IGBT10のゲート電極Gまたはエミ� ��タ電極Eに蓄積された電荷を電源15を経由し� ��い経路で放電させておくことによって、駆� ��電流IDを減少させることができる。また、� �述の実施の形態5では、図6に示す駆動回路1c� ��変形した駆動回路5a,5bの構成を示したが、� �4、図5、図7に示す駆動回路1a,1b,1dを変形して も同様の作用効果を奏する電力素子の駆動回 路を実現することができる。

 [実施の形態6]
 実施の形態6では、本発明の駆動回路を電流 検出電極(センス電極)を有する電力素子に適� ��する。

 たとえば、エミッタ電極の一部がセンス� ��極として分離された構造のIGBT(センスIGBT)で は、センス電極にコレクタ電流に応じた電流 (センス電流)が流れる。したがって、このセ� ��ス電流の大きさを検出することによってコ� ��クタ電流を監視することができ、過電流保� ��などに利用することができる。近年、盛ん� ��開発されているIPM(Intelligent Power Module)では 、このようなセンス電極付きの電力素子がし ばしば利用される。

 センス電極付きの電力素子に逆バイアス� ��印加する場合、前述の第1、第2の従来技術� �駆動回路では、センス電極と駆動回路との� �続が複雑になるという問題がある。たとえ� �、センスIGBTに2電源を用いる第1の従来技術� �駆動回路を適用するとき、センス電流を検� �するための電流検出抵抗を、駆動回路用の� �地GND1に接続することができない。電流検出� ��抗は、順バイアス用の電源の負極、逆バイ� ��ス用の電源の正極、およびIGBTのエミッタ電 極を結ぶ基準線に接続する必要がある。従来 技術では、このような基準線を接地GND1と別� �設ける必要がある。また、電流検出抵抗に� �じる電圧を比較器によって基準電源と比較� �るときには、基準電源の接地側もこの基準� �に接続する必要がある。これに対して、本� �明の駆動回路では、上記の電流検出抵抗お� �び基準電源の接地側は接地GND1に接続できる� ��いう利点がある。以下、図34~図36を参照し� �詳しく説明する。

 図34は、本発明の実施の形態6として、IGBT 10の駆動回路6の構成を示す回路図である。図 34に示す駆動回路6は、図6に示す駆動回路1cを 変形したものである。

 駆動回路6は、IGBT10に代えて、センス電極 を有するセンスIGBT10aに適用する点で、図6の� ��動回路1cと異なる。センスIGBT10aは、コレク� ��電流ICの大部分が流れる主要部10bと、主要� �10bのエミッタ電極Eと分離されたセンス電極S を有するセンス部10cとを含む。センス電極S� �は、コレクタ電流ICの一部が流れる。センス IGBT10aの主要部10bおよびセンス部10cは共通の� �レクタ電極Cを有し、また、主要部10bおよび� ��ンス部10cのゲート電極Gは相互に接続される 。センスIGBT10aのゲート電極Gがゲート抵抗RG� �介して接続ノードP1に接続される点と、エミ ッタ電極Eが接続ノードP2に接続される点につ いては、駆動回路6は、図6の駆動回路1cと同� �である。

 また、駆動回路6は、信号入力ノードSinと 分岐ノードP5との間に接続される制御IC(Integra ted Circuits)50aと、センス電極Sと接地ノード12� ��の間に接続される電流検出抵抗RDと、電流� �出抵抗RDと並列に接続される第5のスイッチ� �子Q5としてのNチャネルのMOSFETと、MOSFETQ5の制 御電極(ゲート電極)と分岐ノードP5との間に� �続されるインバータ72と、一方の入力端がセ ンス電極Sに接続される比較器70と、比較器70� ��他方の入力端と接地ノード12との間に接続� �れる基準電源71と、接続ノードP2とMOSFETQ3の� �ース電極との間に接続されるツェナダイオ� �ド74とをさらに含む点において、図6の駆動� �路1cと相違する。

 ここで、ツェナダイオード74のカソード� �、MOSFETQ3のソース電極に接続され、アノード が接続ノードP2に接続される。図1で説明した 第2の状態では、電源電圧Vccは、電源ノード11 から、MOSFETQ3、センスIGBT10a、およびMOSFETQ2を� ��由して、接地ノード12に至る経路に印加さ� �る。ツェナダイオード74は、この経路に印加 される電源電圧Vccの一部を分担する定電圧部 として機能する。この結果、センスIGBT10aの� �ミッタ電極Eとゲート電極G間に印加される逆 バイアス電圧VGEを減少させることができる。 接続ノードP1とMOSFETQ2のソース電極との間に� �カソードが接続ノードP1側になるようにツェ ナダイオード74を接続してもよい。

 また、比較器70は、電流検出抵抗RDに生じ る検出電圧VRDと基準電源71の電源電圧ER1とを� ��較して、検出電圧VRDが電源電圧ER1以上のと� ��Hレベルの信号を出力し、検出電圧VRDが電源 電圧ER1より小さいときはLレベルの信号を出� �する。このように、比較器70は、検出電圧VRD を監視する電圧監視部として機能する。

 また、MOSFETQ5は、そのゲート電極がイン� �ータ72を介して出力ノード57に接続される。� ��たがって、入力信号SG0がLレベルに切換わっ て、出力ノード57の電位V(57)が0であるとき、� ��ンバータ72からHレベルの信号が供給されて� ��ン状態に遷移する。この結果、電流検出抵� ��RDの両端がオン状態のMOSFETQ5を介して導通す るので、検出電圧VRDが0になる。このように� �入力信号SG0がLレベルのときは、センス電流I Sの大きさによらず、検出電圧VRDが0になり、� ��較器70はLレベルの信号を出力する。

 本来ならば、入力信号SG0がLレベルのとき は、センスIGBT10aがターンオフして、コレク� �電流ICおよびセンス電流ISは0になるはずであ る。しかしながら、センスIGBT10aのゲート電� �Gがバイアスされた状況では、チップ構造に� ��因する寄生抵抗のため、エミッタ電極Eとセ ンス電極Gとの間の抵抗値が小さくなってし� �う。センスIGBT10aに逆バイアスが印加された� ��合には、エミッタ電極Eの電位のほうがセン ス電極Sの電位より高くなるので、この寄生� �抗を介して電流検出抵抗RDに電流が流れるこ とがある。この結果、検出電圧VRDが電源電圧 ER1以上になると、比較器70の出力がHレベルに なるという誤動作が生じる。そこで、このよ うな誤動作を回避するために、MOSFETQ5が設け� ��れている。

 また、駆動回路6の制御部を構成する制御 IC50aは、入力信号SG0を増幅して出力するため� ��コントロールアンプ54(図38参照)を含む。コ� ��トロールアンプ54は、入力ノード51を介して 信号入力ノードSinと接続され、出力ノード57� ��介して分岐ノードP5と接続され、入力ノー� �52を介して比較器70の出力端と接続される。� ��た、コントロールアンプ54は、電源ノード11 および接地ノード12(接地GND1)と接続され、電� ��電圧Vccが供給される。コントロールアンプ5 4は、比較器70の出力がLレベルのとき、増幅� �れた制御信号SG0を出力ノード57から出力する が、比較器70の出力がHレベルになった後は、 制御信号SG0の出力にかかわらずLレベルの信� �を出力して、制御信号SG0を無効にする。

 図35は、図34の駆動回路6について、入力� �号SG0に応じた状態の変化を表わすタイムチ� �ートである。図35において、横軸は時間を示 し、縦軸は上から順に、入力信号SG0の論理レ ベル、出力ノード57の電位V(57)、接続ノードP1 の電位V(P1)、センスIGBT10aのエミッタ電極Eの� �位V(E)、センスIGBT10aのゲート電極Gの電位V(G)� ��ゲート・エミッタ間電圧VGE、センスIGBT10aの コレクタ電流IC、および電流検出抵抗RDにか� �る電圧VRDを示す。

 以下、図34、図35を参照して、駆動回路6� �動作を時間の経過の順に説明する。以下の� �明では、図6の駆動回路1cと異なる部分の動� �を主に説明し、共通する部分については説� �を繰り返さない。

 図35の時刻T1以前の状態は、入力信号SG0が Lレベルのときの定常状態である。このとき� �制御ICの出力ノード57の電位V(57)が0であるの� ��応じて、MOSFETQ1~Q4の状態は図1で説明した第2 の状態である。このとき、接続ノードP1の電� ��V(P1)およびセンスIGBT10aのゲート電極Gの電位 V(G)は0になり、前述の実施の形態1の図2の場� �と同様であるが、接続ノードP2の電位V(P2)は� ��図2の場合と異なり、ツェナダイオード74の� ��めにツェナ電圧Vzだけ低くなってVcc-Vzにな� �。

 この結果、ゲート・エミッタ間電圧VGEは� ��Vz-Vccになり、その絶対値をVzだけ図2の場合� ��り小さくすることができる。したがって、� ��バイアス方向の耐電圧の低いIGBTに対しても 、実施の形態6の駆動回路6を適用することが� ��能になる。

 次の時刻T1では、入力信号SG0がLレベルか� ��Hレベルに切換わる。このとき、制御IC50aの� ��力ノード57の電位V(57)が0からVccになるので� �MOSFETQ1~Q4の状態は、図1で説明した第1の状態� ��変化する。第1の状態では、接続ノードP1の� ��位V(P1)は0からVccに変化し、エミッタ電極Eの 電位はVcc-Vzから0に変化するので、ゲート電� �Gに順バイアスが印加され、ゲート電極Gの電 位V(G)は0からVccまで次第に上昇する。この結� ��、ゲート・エミッタ間電圧VGEは、Vz-VccからV ccまで次第に変化する。

 ゲート・エミッタ間電圧VGEが、センスIGBT 10aの閾値電圧Vt2を超えた時刻T2で、センスIGBT 10はターンオンしてコレクタ電流ICが流れる� �コレクタ電流の一部はセンス電極Sから電流� ��出抵抗RDを流れるので、電流検出抵抗RDにか かる検出電圧VRDは、0からV2に変化する。図36� ��は、V2が電源電圧ER1より小さい場合を例示� �ているので、比較器70はLレベルの信号を出� �し、コントロールアンプ54によって、入力信 号SG0が無効にされることはない。

 時刻T3で、入力信号SG0がHレベルからLレベ ルに切換わると、制御IC50aの出力ノード57の� �位V(57)はVccから0になる。このとき、MOSFETQ1~Q4 の状態が第2の状態に変化するので、ゲート� �エミッタ間電圧VGEは、VccからVz-Vccまで次第� �変化する。この結果、センスIGBT10aの主要部1 0bには逆バイアスが印加される。センス部10c� ��ゲート電極Gとセンス電極Sとの間の電圧は0� ��ある。

 また、時刻T3で出力ノード57の電位V(57)がV ccから0になると、出力ノード57とインバータ7 2を介して接続されるMOSFETQ5は、オン状態に遷 移する。この結果、電流検出抵抗RDに生じる� ��出電圧VRDは0になる。したがって、比較器70� ��出力は、センス電流ISの大きさによらずにL� ��ベルになり、誤動作によって、コントロー� ��アンプ54が制御信号SG0を無効にすることが� �い。

 時刻T4で、ゲート・エミッタ間電圧VGEが� �値電圧Vt2を下回ると、コレクタ電流ICはオン 状態のI2からオフ状態の0に戻る。

 図36は、図34の駆動回路6の比較例として� �センスIGBT10aの駆動回路100の構成を示す回路� ��である。

 図36に示す駆動回路100は、単一の電源15に 代えて、2電源15a,15bが設けられている点と、M OSFETQ1~Q4から成るHブリッジの構成に代えて、M OSFETQ1,Q2の2個のスイッチ素子が設けられてい� ��点とにおいて、図34の駆動回路6と相違する� ��したがって、駆動回路6では、MOSFETQ3,Q4に制� ��信号SG0を供給するための分岐ノードP5が設� �られているのに対して、MOSFETQ3,Q4を有さない 駆動回路100では、分岐ノードP5が設けられて� ��ない。

 また、図34の駆動回路6では、電流検出抵� ��RDおよび基準電源71の負極が接地GND1(接地ノ� ��ド12)に接続されている。これに対して、図3 6の駆動回路100では、電流検出抵抗RDおよび基 準電源71の負極が、2電源15a,15bの間のノード10 2およびセンスIGBT10aのエミッタ電極Eを結ぶ基 準線104に接続されている。この点で、駆動回 路100は、図34の駆動回路6と異なる。2電源15a,1 5bが設けられる駆動回路100では、電流検出抵� ��RDに生じる電圧VRDを接地GND1に基準にして測� ��することができず、2電源15a,15bの間のノー� �102を基準にしなればならないからである。� �施の形態6の駆動回路6は、比較例の駆動回路 100と異なり、接地GND1と分離された基準線104� �設ける必要がないので、センス電極Sと駆動� ��路100との接続が簡単になる。

 [実施の形態7]
 実施の形態7の駆動回路7は、実施の形態6の� ��動回路6に実施の形態3の駆動回路3a,3b、実施 の形態4の駆動回路4a,4bの構成を組み合わせた ものである。以下、図37~図39を参照して詳し� ��説明する。

 図37は、本発明の実施の形態7として、セ� ��スIGBT10aの駆動回路7の構成を示す回路図で� �る。図37に示す駆動回路7は、図34の駆動回路 6を変形したものであり、下記の第1~第4の点� �、図34の駆動回路6と異なる。

 第1に、駆動回路7では、MOSFETQ3,Q4の導電形 をそれぞれ、PNP形、NPN形に変更している。

 第2に、駆動回路7は、接続ノードP4とイン バータ24とが設けられた図34の回路構成に代� �て、接続ノードP4を設けずに、MOSFETQ3のゲー� ��電極G3と分岐ノードP5との間に接続された遅 延回路40dと、MOSFETQ4のゲート電極G4と分岐ノ� �ドP5との間に接続された遅延回路40eとを含む 。

 第3に、駆動回路7は、分岐ノードP5と接続 ノードP3との間に接続された抵抗76と、セン� �IGBT10aのゲート電極Gと接地GND1との間に接続� �れたNチャネルのMOSFETQ6とをさらに含む。

 第4に、駆動回路7は、図34の制御IC50aに代� ��て、センスIGBT10aのゲート電極Gに接続され� �入力ノード61、およびMOSFETQ6のゲート電極に� ��続される出力ノード67をさらに有する制御IC 50bを含む。

 ここで、上記の遅延回路40dは、図22の遅� �回路40bを変形したものである。遅延回路40d� �、コンデンサ45に代えて、MOSFETQ3のゲート・� ��ース間容量を利用している点と、バッファ� ��のインバータ46a,46bを設けずに、MOSFETQ3がそ� ��バッファ機能を果たしている点で、遅延回� ��40bと異なる。遅延回路40dの機能は、図22の� �延回路40bの機能と同様であり、入力される� �号の立下りエッジをなまらせることによっ� �、そのタイミングを遅延させるものである� �図37で、抵抗42、ダイオード43、およびMOSFETQ3 のゲート電極G3に接続される中間ノード44aは� ��図22の中間ノード44に対応する。

 また、遅延回路40eは、図18の遅延回路40a� �変形したものであり、コンデンサ45に代えて 、MOSFETQ4のゲート・ソース間容量を利用して� ��る点と、バッファ用のインバータ46a,46bを設 けずに、MOSFETQ4がそのバッファ機能を果たし� ��いる点で、遅延回路40aと異なる。遅延回路4 0eの機能は、図22の遅延回路40aの機能と同様� �あり、入力されるパルス信号の立上りエッ� �をなまらせることによって、そのタイミン� �を遅延させるものである。図37で、抵抗42、� ��イオード43、およびMOSFETQ4のゲート電極G4に� ��続される中間ノード44bは、図18の中間ノー� �44に対応する。

 また、図37において、MOSFETQ3,Q4の寄生ダイ オードは、それぞれ、図24に示す実施の形態4 の駆動回路4aに含まれるダイオードD3、およ� �図16に示す実施の形態3の駆動回路3aに含まれ るダイオードD4として機能する。

 図38は、図37に示す制御IC50bの具体的構成� ��一例を示す回路図である。制御IC50bは、前� �の入力ノード61および出力ノード67と、MOSFETQ 6のオン/オフを制御するための制御回路60と� �さらに含む点で、図34に示す制御IC50aと異な� ��。

 制御IC50bの制御回路60は、比較器62、基準� ��源68、NAND回路63、NPN形のバイポーラトラン� �スタ64、および抵抗65を含む。これらの構成� ��素の接続について説明する。

 まず、比較器62の一方の入力端は入力ノ� �ド61を介してセンスIGBT10aのゲート電極Gに接� ��され、他方の入力端は基準電源68の正極に� �続される。基準電源68の負極は接地GND1に接� �される。また、NAND回路63の一方の入力端は� �較器62の出力端に接続され、他方の入力端は インバータ69を介して入力ノード51に接続さ� �る。また、バイポーラトランジスタ64のゲー ト電極はNAND回路63の出力端に接続され、エミ ッタ電極は接地ノード12(接地GND1)に接続され� ��。バイポーラトランジスタ64のコレクタ電� �66は、抵抗65を介して電源ノード11(電源電圧V cc)に接続されるとともに、出力ノード67を介� ��てMOSFETQ6のゲート電極に接続される。ここ� �、比較器62は、センスIGBT10aのゲート電極Gの� ��位V(G)が基準電源68の電源電圧ER2以下のときH レベルの信号を出力し、ゲート電極Gの電位V( G)が電源電圧ER2を超えるときLレベルの信号を 出力するものである。

 次に、制御回路60の動作について説明す� �。制御回路60は、センスIGBT10aをターンオフ� �る際に、センスIGBT10aのゲート電極Gの電位V(G )が、基準電源68の電源電圧ER2以下になったと き、MOSFETQ6をオンさせて、IGBT10aのゲート・エ ミッタ間電圧VGEをすばやく低下させて、確実 にセンスIGBT10aをターンオフさせるためのも� �である。

 この機能を実現するために、制御回路60� �、入力信号SG0がLレベル(インバータ69の出力� ��Hレベル)であり、かつ、比較器の出力がHレ� ��ル(ゲート電極Gの電位V(G)が電源電圧ER2以下) である場合に、NAND回路63がLレベルの信号を� �力するように構成されている。上記の場合� �外では、NAND回路63は、Hレベルの信号をバイ� ��ーラトランジスタ64のベース電極に出力す� �。そして、NAND回路63の出力がLレベルのとき� ��バイポーラトランジスタ64がオフ状態にな� �ので、抵抗65を介して電源ノード11に接続さ� ��たコレクタ電極66の電位はVccになる。一方� �NAND回路63の出力がHレベルのとき、バイポー� ��トランジスタ64はオン状態になるので、バ� �ポーラトランジスタ64のコレクタ電極66の電� ��は0になる。

 ここで、MOSFETQ6のゲート電極は、バイポ� �ラトランジスタ64のコレクタ電極66に接続さ� ��ているので、MOSFETQ6は、バイポーラトラン� �スタ64のコレクタ電極66の電位がVccの場合に� ��ン状態になる。すなわち、入力信号SG0がLレ ベルであり、かつ、比較器の出力がHレベル(� ��ート電極Gの電位V(G)が電源電圧ER2以下)であ� ��場合に、MOSFETQ6はオン状態になる。このと� �、オン状態のMOSFETQ6を介して、IGBT10aと接地� �ードとの間が導通する。したがって、IGBT10a� ��ターンオフ時に、ゲート・エミッタ間電圧V GEのすばやい低下が実現できる。

 図39は、図37の駆動回路7について、入力� �号SG0に応じた状態の変化を表わすタイムチ� �ートである。図39において、横軸は時間を示 し、縦軸は上から順に、入力信号SG0の論理レ ベル、出力ノード57の電位V(57)、中間ノード44 aの電位V(44a)、中間ノード44bの電位V(44b)、MOSFE TQ1~Q4のオン/オフの状態、接続ノードP1の電位 V(P1)、センスIGBT10aのゲート電極Gの電位V(G)、� ��ミッタ電極Eの電位V(E)、ゲート・エミッタ� �電圧VGEを示す。

 以下、図37~図39を参照して、駆動回路7の� ��作について説明する。以下の説明では、図3 4の駆動回路6と異なる部分の動作を主に説明� ��、共通する部分については説明を繰り返さ� ��い。

 図39の時刻T1で、入力信号SG0がLレベルか� �Hレベルに切換わり、制御IC50bの出力ノード57 の電位V(57)が0からVccに変化する。これによっ て、MOSFETQ1,Q2は、それぞれオン状態、オフ状� ��に遷移するので、接続ノードP1の電位V(P1)は 、時刻T1で0からVccに変化する。

 ここで、時刻T1での電位V(57)の立上りエッ ジでは、遅延回路40aの中間ノード44aの電位V(4 4a)は遅延せずに0からVccまで変化するので、MO SFETQ3は、時刻T1でオフ状態に遷移する。これ� ��対して、遅延回路40bの中間ノード44bの電位V (44b)は、図19の電位V(44)の変化と同様に、徐々 に0からVccまで変化するので、MOSFETQ4は、中間 ノード44bの電位(44b)がMOSFETQ4の閾値電圧Vt4に� �する時刻T2まで遅れてオン状態に遷移する。

 MOSFETQ4がオン状態に遷移するまでの時刻T1 ~T2の間には、センスIGBT10aのエミッタ電極Eか� ��、順方向のツェナダイオード74、MOSFETQ3の寄 生ダイオードD3、オン状態のMOSFETQ1、および� �ート抵抗RGを順に経由して、センスIGBT10aの� �ート電極Gに至る放電経路が形成される。そ� ��て、電源15を経由しないこの放電経路に放� �電流が流れることによって、IGBT10のゲート� �エミッタ間に蓄積された電荷が放電される� �このとき、センスIGBT10aのエミッタ電極Eは、 順方向のツェナダイオード74およびMOSFETQ3の� �生ダイオードD3を介して電源ノード11に接続� ��れるので、図39に示すように、エミッタ電� �Eの電位V(E)は、時刻T1でVccに変化する。そし� ��、ゲート電極Gの電位V(G)は、放電経路を介� �た放電によってエミッタ電極Eの電位V(E)であ るVccに徐々に近づいていく。この結果、セン スIGBT10aのゲート・エミッタ間電圧VGEは、Vz-Vc cから徐々に変化し、時刻T2までに放電が完了 すると0まで変化する。

 時刻T2で、MOSFETQ4がオン状態に遷移すると 、MOSFETQ1~Q4は図1で説明した第1の状態になる� �で、センスIGBT10aのエミッタ電極Eの電位V(E)� �0になる。また、ゲート・エミッタ間電圧VGE� ��、0からVccまで徐々に変化して、センスIGBT10 aに順バイアスが印加される。

 次の時刻T3で、入力信号SG0がHレベルからL レベルに切換わり、制御IC50bの出力ノード57� �電位V(57)がVccから0に変化する。これによっ� �、MOSFETQ1,Q2は、それぞれオフ状態、オン状態 に遷移するので、接続ノードP1の電位V(P1)は� �Vccから0に変化する。

 時刻T3での電位V(57)の立下りエッジでは、 遅延回路40bの中間ノード44bの電位V(44b)は遅延 せずにVccから0まで変化する。したがって、MO SFETQ4は、時刻T3でオフ状態に遷移する。これ� ��対して、遅延回路40aの中間ノード44aの電位V (44a)は、図23の電位V(44)の変化と同様に、徐々 にVccから0まで変化する。したがって、MOSFETQ3 は、中間ノード44aの電位(44a)がMOSFETQ3の閾値� �圧Vt3に達する時刻T5まで遅れてオン状態に遷 移する。

 MOSFETQ3がオン状態に遷移するまでの時刻T3 ~T5の期間では、センスIGBT10aのゲート電極Gか� ��、ゲート抵抗RG、オン状態のMOSFETQ2、MOSFETQ4� ��寄生ダイオードD4を順に経由して、センスIG BT10aのエミッタ電極Eに至る放電経路が形成さ れる。そして、電源15を経由しないこの放電� ��路に放電電流が流れて、IGBT10のゲート・エ� ��ッタ間に蓄積された電荷が放電される。こ� ��とき、センスIGBT10aのエミッタ電極Eが、MOSFE TQ4の寄生ダイオードD4を介して接地GND1(接地� �ード12)に接続されるので、図39に示すように 、エミッタ電極Eの電位V(E)は、時刻T3~T5の間� �0を維持する。そして、ゲート電極Gの電位V(G )は、この放電経路を介した放電によってエ� �ッタ電極Eの電位V(E)である0に徐々に近付い� �いく。

 ところが、制御IC50bの制御回路60の効果に よって、ゲート電極Gの電位V(G)が電源電圧ER2� ��下となる時刻T4で、MOSFETQ6がオン状態になっ て、ゲート電極Gの電位V(G)は速やかに0に変化 する。ゲート電極Gの電位V(G)が0の状態は、入 力信号SG0がLレベルからHレベルに切換わる時� ��T6まで続く。この結果、ゲート・エミッタ� �電圧VGEは、時刻T3からT4まではVccから徐々に� ��下し、時刻T4になった時点で速やかに0まで� ��下する。

 次の時刻T5で、MOSFETQ3がオン状態に遷移す ると、MOSFETQ1~Q4は図1で説明した第2の状態に� �るので、センスIGBT10aのエミッタ電極Eの電位 V(E)はVcc-Vzになる。この結果、ゲート・エミ� �タ間電圧VGEは、0からVz-Vccまで変化して、セ� ��スIGBT10aの主要部10bに逆バイアスが印加され る。

 このように、実施の形態7の駆動回路7に� �れば、時刻T1からのセンスIGBT10aのターンオ� �の場合には、実施の形態4の場合と同様に、� ��め時刻T1~T2の間に電源15を経由しない経路で ゲート・エミッタ間に蓄積された電荷を放電 させておく。これによって、センスIGBT10aの� �ーンオンに要する駆動電流IDを減少させるこ とができる。

 また、時刻T3からのターンオフの場合に� �、実施の形態3の場合と同様に、予め時刻T3~T 4の間に電源15を経由しない経路でゲート・エ ミッタ間に蓄積された電荷を放電させておく 。これにより、センスIGBT10aのターンオフに� �する駆動電流IDを減少させることができる。

 [実施の形態8]
 実施の形態8の駆動回路8は、実施の形態7の� ��動回路7に実施の形態2の駆動回路2の構成を� ��み合わせたものである。以下、図40、図41を 参照して詳しく説明する。

 図40は、本発明の実施の形態8として、セ� ��スIGBT10aの駆動回路8の構成を示す回路図で� �る。図40に示す駆動回路8は、分岐ノードP5と 遅延回路40dとの間に接続された微分回路30cと 、MOSFETQ4のソース電極とドレイン電極との間� ��接続された抵抗R4とをさらに含む点で、図37 の駆動回路7と相違する。ここで、微分回路30 cは、図14の1ショットパルス発生回路30bを変� �したものであり、バッファ用のインバータ36 a,36bを設けずに、MOSFETQ3がそのバッファ機能� �果たしている点で、図14の1ショットパルス� �生回路30bと異なる。また、抵抗R4は、図8に� �す実施の形態2の駆動回路2aの抵抗R4に対応す るものである。また、図40で、コンデンサ32� �抵抗34、ダイオード35、および遅延回路40dの� ��力端に接続される中間ノード33は、図14の1� �ョットパルス発生回路30bの中間ノード33に対 応する。

 図41は、図40の駆動回路8について、入力� �号SG0に応じた状態の変化を表わすタイムチ� �ートである。図41において、横軸は時間を示 し、縦軸は上から順に、入力信号SG0の論理レ ベル、出力ノード57の電位V(57)、中間ノード33 の電位V(33)、中間ノード44aの電位V(44a)、MOSFETQ 1~Q4のオン/オフの状態、接続ノードP1の電位V( P1)、センスIGBT10aのゲート電極Gの電位V(G)、エ ミッタ電極Eの電位V(E)、ゲート・エミッタ間� ��圧VGEを示す。

 以下、図40、図41を参照して、駆動回路8� �動作について説明する。ここで、図41のタイ ムチャートを図39の駆動回路7についてのタイ ムチャートと比較すると、入力信号SG0に応じ たMOSFETQ1,Q2,Q4のオン/オフのタイミングの点で は、図41は図39と共通する。一方、駆動回路8� ��は微分回路30cが設けられているために、図4 1のMOSFETQ3のオン/オフのタイミングが図39と異 なる。そこで、微分回路30cおよびMOSFETQ3に関� ��する部分について、まず説明する。

 出力ノード57の電位V(57)の立上り、立下り に応じて、微分回路30cの中間ノード33の電位V (33)は図41に示すように変化する。この波形変 化は、図15に示す、1ショットパルス発生回路 30bの中間ノード33の電位V(33)の波形変化と同� �である。すなわち、図41において、時刻T1,T7� ��電位V(57)の立上りエッジでは、中間ノード33 の電位V(33)の波形は電源電圧Vccからほとんど� ��化しない。これに対して、時刻T3,T9の電位V( 57)の立下りエッジでは、電位V(33)の波形は、V ccから0まで低下した後、Vccに徐々に戻るよう な微分波形を示す。

 この中間ノード33に接続される遅延回路40 dは、入力される電位V(33)の立下りをなまらせ た電位V(44)を中間ノード44に生成する。すな� �ち、図41において、時刻T3,T9の電位V(33)の立� �りで、電位V(44a)の立下りは、電位V(33)の立下 りよりも緩やかに変化する。この結果、MOSFET Q3は、中間ノード44aの電位V(44a)がMOSFETQ3の閾� �電圧Vt3よりも低くなる時刻T5~T6および時刻T11 ~T12で、オン状態に遷移する。言い換えると� �MOSFETQ3は、時刻T3,T9で、HレベルからLレベル� �変化する電位V(57)の立下りエッジをトリガに して、その立下りよりも遅れた時刻T5,T11で一 時的にオン状態に遷移する。その後、時刻T6, T11でオフ状態に戻るように動作する。

 次に、このようなMOSFETQ3のオン/オフ動作� ��応じた、センスIGBT10aのゲート電極Gの電位V( G)、エミッタ電極Eの電位V(E)、ゲート・エミ� �タ間電圧VGEの変化について、図39に示す駆動 回路7の場合と異なる点を説明する。

 図41の時刻T2~T3では、MOSFETQ1~Q4の状態が図1 で説明した第1の状態になる。定常状態にな� �たときのゲート電極Gの電位V(G)、エミッタ電 極Eの電位V(E)、ゲート・エミッタ間電圧VGEの� ��大きさは、図39に示す駆動回路7の時刻T2~T3� �場合と同様である。

 時刻T3で、入力信号SG0がHレベルからLレベ ルに切換わると、MOSFETQ1,Q2,Q4は、それぞれオ� ��状態、オン状態、オフ状態に遷移するのに� ��して、MOSFETQ3は、時刻T5までオフ状態を維持 し、時刻T5にオン状態に遷移する。時刻T3~T5� �MOSFETQ1~Q4の状態は、図39に示す駆動回路7の時 刻T3~T5の場合と同様であり、ゲート電極Gの電 位V(G)、エミッタ電極Eの電位V(E)、およびゲー ト・エミッタ間電圧VGEの変化も図39と同様で� ��る。

 時刻T5で、MOSFETQ3がオン状態になると、MOS FETQ1~Q4の状態が図1で説明した第2の状態にな� �ので、センスIGBT10aのエミッタ電極Eの電位V(E )は、Vcc-Vzになり、IGBT10aの主要部10bには、ゲ� ��ト・エミッタ間電圧VGEとして、Vz-Vccの逆バ� ��アスが印加される。このとき、ゲート電極G の電位V(G)は、MOSFETQ6がオン状態であるので、 接地GND1の電位である0を維持する。

 時刻T6でMOSFETQ3がオフ状態になった後、次 に入力信号SG0がLレベルからHレベルに切換わ� ��時刻T7までの間、センスIGBT10aのエミッタ電� ��Eから、抵抗R4、オン状態のMOSFETQ2、および� �ート抵抗RGを順に経由して、センスIGBT10aの� �ート電極Gに至る放電経路が形成される。そ� ��て、電源15を経由しないこの放電経路に放� �電流が流れることによって、IGBT10のゲート� �エミッタ間に蓄積された電荷が放電される� �この放電によって、センスIGBT10aのエミッタ� ��極Eの電位V(E)はVcc-Vzから0まで徐々に変化し� ��ゲート・エミッタ間電圧VGEもVz-Vccから0まで 徐々に変化する。この変化は、実施の形態2� �おける図9の時刻T4~T6の変化に対応するもの� �ある。

 時刻T7で入力信号SG0がLレベルからHレベル に切換わると、MOSFETQ1,Q2は、それぞれオン状� ��、オフ状態に遷移し、スイッチ素子Q3,Q4は� �フ状態のまま変化しない。すでに時刻T7まで に、センスIGBT10aのゲート・エミッタ間に蓄� �された電荷の放電が完了しているので、セ� �スIGBT10aのゲート電極Gの電位V(G)、エミッタ� �極Eの電位V(E)、およびゲート・エミッタ間電 圧VGEの各値は0のままで変化しない。

 次の時刻T8で、MOSFETQ4がオン状態に遷移す ると、MOSFETQ1~Q4の状態が第1の状態になるので 、センスIGBT10aに順バイアスが印加され、ゲ� �ト電極Gの電位V(G)、およびゲート・エミッタ 間電圧VGEは0からVccまで変化する。

 このように、実施の形態8の駆動回路8に� �いても、実施の形態7と同様に、予め電源15� �経由しない経路でゲート・エミッタ間に蓄� �された電荷を放電させるので、センスIGBT10a� ��ターンオンおよびターンオフに要する駆動� ��流IDを減少させることができる。

 今回開示された実施の形態はすべての点� ��例示であって制限的なものでないと考えら� ��るべきである。本発明の範囲は上記した説� ��ではなくて請求の範囲によって示され、請� ��の範囲と均等の意味および範囲内でのすべ� ��の変更が含まれることが意図される。