図3に示す本発明の実施例1に従うショッ� �キーバリアダイオードを含む縦型絶縁ゲー� �電界効果トランジスタ即ち縦型IGFET20は、ト� ��ンチ構造IGFETと呼ぶこともできるものであ� �て、大別して半導体基体21とドレイン電極22� ��ソース電極23とゲート電極24とゲート絶縁膜 25と保護絶縁膜26と分離絶縁膜27とから成る。

半導体基体21は半導体基板と呼ぶこともで� ��るものであって、シリコン基板から成り、� ��3に示すように第1の主面28とこれに対向する 第2の主面29を有し、更に、所定の深さを有し て第1の主面28から第2の主面29に向って延びて いるトレンチ(溝)30を有する。半導体基体21は 、図4に示すように平面的に見て第1、第2、第 3及び第4の辺101,102,103,104を有する四角形に形� ��されている。この実施例1のトレンチ(溝)30� �、半導体基体21を複数のセルに分割するため の複数のセル用トレンチ31と、該複数のセル� ��トレンチ31を相互に連結するための第1及び� ��2の連結トレンチ32,33とから成る。複数のセ� ��用トレンチ31は、平面的に見て帯状パター� �を有し且つ図4から明らかなように半導体基� ��21の第2及び第4の辺102,104に対して平行に配� �され且つ互いに平行に配置されている。第1� ��連結トレンチ32は平面的に見て帯状パター� �を有し且つ半導体基体21の第1の辺101に平行� �配置され且つ複数のセル用トレンチ31の一端 を相互に連結している。第2の連結トレンチ33 は平面的に見て帯状パターンを有し且つ半導 体基体21の第3の辺103に平行に配置され且つ複 数のセル用トレンチ31の他端を相互に連結し� ��いる。互いに対向する一対のセル用トレン� ��31によって1つのIGFETセル(単位IGFET)が構成さ� ��ている。従って、IGFETを構成するためには� �なくとも一対のセル用トレンチ31が必要であ る。

この実施例の第1及び第2の連結トレンチ32,3 3の中に各セル用トレンチ31と同様にゲート絶 縁膜25及びゲート電極24が配置されている。� �のゲート電極24を伴った第1及び第2の連結ト� ��ンチ32,33は、平面的に見て半導体基体21の第 1の辺101から第3の辺103に向って直線的に延び� ��いる各セル用トレンチ31の一端近傍及び他� �近傍に空乏層を良好に形成するために寄与� �る。しかし、第1及び第2の連結トレンチ32,33� ��省き、各セル用トレンチ31を半導体基体21の 第1の辺101及び第3の辺103に達するように変形� ��ることもできる。

また、第1及び第2の連結トレンチ32、33を省 き、この代わりに複数のセル用トレンチ31を� ��む環状の外周トレンチを設けることもでき� ��。なお、図4の第1及び第2の連結トレンチ32� �33と、複数のセル用トレンチ31の内で最も左� ��配置された1つのトレンチ31と、最も右に配� ��された1つのトレンチ31との組合せを外周ト� ��ンチと呼ぶこともできる。

半導体基体21は、大別してN ⁺ 型半導体から成る高いN型不純物濃度を有す� �第1のドレイン領域34と、第1のドレイン領域3 4よりもN型不純物濃度が低いN ^- 型半導体から成る第2のドレイン領域35と、ベ ース領域と呼ぶこともできるP型半導体から� �る第1のボデイ領域36と、第1のボデイ領域(ベ ース領域)36よりも低いP型不純物濃度を有す� �P ^- 型半導体から成る第2のボデイ領域37と、N型� �導体から成る比較的不純物濃度の低い第1の� ��ース領域38と、第1のソース領域38よりも高� �N型不純物濃度を有するN ⁺ 型半導体から成る第2のソース領域39と、トレ ンチ30よりも外側に配置され且つ第1のソース 領域38とほぼ同一のN型不純物濃度を有するシ ョットキーバリアダイオード保護半導体領域 40とを有している。半導体基体21は、図3にお� ��て説明の都合上鎖線で区画されている複数� ��セル用トレンチ31を含む中央部分41と該中央 部分41よりも外側の外周部分42とを有する。� �に、半導体基体21の各領域を詳しく説明する 。

 N ⁺ 型(第1導電型)の第1のドレイン領域34は、半導 体基体21の第2の主面29に露出し、且つ比較的� ��いN型不純物濃度(例えば1×10 ¹⁹ cm ^-3 ~1×10 ²⁰ cm ^-3 )を有し、且つ半導体基体21の第2の主面29とト レンチ30との間隔よりも小さい第1の厚さT1を� ��している。第1のドレイン領域34の厚さは図3 において鎖線で区画して示す半導体基体21の� ��央部分41と外周部分42とのいずれにおいても 同一である。

N ^- 型の第2のドレイン領域35は、ドリフト領域と 呼ばれることもある部分であって、第1のド� �イン領域34に隣接配置され且つIGFETの高耐圧� ��のために第1のドレイン領域34よりも低い不� ��物濃度(例えば1×10 ¹⁵ cm ^-3 ~1×10 ¹⁷ cm ^-3 )を有している。半導体基体21の中央部分41に� ��けるN ^- 型の第2のドレイン領域35の第2の厚さT2は、セ ル用トレンチ31と第1のドレイン領域34との間� ��T0以上(同じ又は大きく)に設定されている。 この第2のドレイン領域35は、複数のセル用ト レンチ31を含む半導体基体21の中央部分41では 第1の主面28に露出しておらず、半導体基体21� ��複数のセル用トレンチ31よりも外側の部分42 において第1のボデイ領域36を囲むように第1� �主面28に露出した面を有している。このよう に第2のドレイン領域35を半導体基体21の中央� ��分41に露出させない構造にすると、隣合う2� ��のセル用トレンチ31の相互間隔を狭くする� �とができ、IGFETの小型化を図ることができる 。不純物濃度の低い第2のドレイン領域35はバ イポーラトランジスタの周知の高抵抗コレク タ領域と同様に機能する。

 複数のセル用トレンチ31のそれぞれは、半� �体基体21の第1の主面28から第2の主面29に向か って延びており、N ^- 型の第2のドレイン領域35に少し食い込んでい る。しかし、このセル用トレンチ31を、第2の ドレイン領域35に食い込むような深さに形成� ��る代りに、第2のドレイン領域35と第1のボデ イ領域36との境界で終わる深さに形成するこ� ��ができる。従って、このセル用トレンチ31� �、N ^- 型の第2のドレイン領域35には達するが、第1� �ドレイン領域34には達しないように形成され る。もし、第1のドレイン領域34が省かれ、第 2のドレイン領域35にドレイン電極22が接続さ� ��た場合には、このセル用トレンチ31は、N ^- 型の第2のドレイン領域35には達するが、ドレ イン電極22には達しないように形成される。

なお、互いに平行な第1及び第2の主面28,29� �対してセル用トレンチ31はほぼ垂直に延びて いる。1つのIGFETセル(微小IGFET)は1つの対のセ� ��用トレンチ31の相互間に形成される。図3に� ��1つの対のセル用トレンチ31が示されている� ��みであるが、実際には図4から明らかなよう に複数の対のセル用トレンチ31が設けられて� ��るので、複数の対のセル用トレンチ31で区� �された複数のIGFETセルが存在する。

P型の第1のボデイ領域36はベース領域と呼ぶ� �ともできるものであって、N ^- 型の第2のドレイン領域35に隣接配置され且つ トレンチ30(セル用トレンチ31及び対の連結ト� ��ンチ32,33の全て)にも隣接している。更に詳� ��には、この実施例の第1のボデイ領域36は、� ��導体基体21の第1の主面28即ちN ^- 型の第2のドレイン領域35の表面からP型不純� �を選択拡散することによってN ^- 型の第2のドレイン領域35の中に島状に形成さ れている。従って、第2のドレイン領域35と第 1のボデイ領域36との間のPN接合43は、半導体� �体21の第1の主面28に対して平行な平坦部分と この平坦部分から第1の主面28に至る湾曲部分 とを有する。

P型の第1のボデイ領域36は、対のセル用ト� �ンチ31の相互間に配置され且つ第2のドレイ� �領域35との間に平坦なPN接合を形成している� ��ル部分44と、セル用トレンチ31よりも外側に 配置され且つ第2のドレイン領域35との間に平 坦なPN接合を形成している第1の外側部分45と� ��セル用トレンチ31から第1の外側部分45より� �離れて配置され且つ第1の外側部分45よりも� �い平均不純物濃度を有し且つ第2のドレイン� ��域35との間に湾曲したPN接合を形成している 第2の外側部分46とを有している。図3におい� �、P型の第1のボデイ領域36の第1の外側部分45� ��第2の外側部分46とは鎖線で区画されて示さ� ��ている。

P型の第1のボデイ領域36は、図7に示すように� ��導体基体21の第1の主面28上に形成された不� �物選択拡散用マスク47の開口48を介してP型不 純物(例えばボロン)を熱拡散することによっ� ��形成されている。従って、第1のボデイ領域 36のP型の不純物濃度は、半導体基体21の第1の 主面28から第1のボデイ領域36とN ^- 型の第2のドレイン領域35との間のPN接合43に� �づくに従って徐々に低下する。また、マス� �47で覆われた部分に相当する図3に示す第1の� ��デイ領域36の第2の外側部分46のP型の平均不� ��物濃度は、第1のボデイ領域36のセル部分44� �び第1の外側部分45のP型の平均不純物濃度よ� ��も低くなる。例えば、第1のボデイ領域36の� ��ル部分44及び第1の外側部分45のP型の平均不� ��物濃度は、2×10 ¹⁶ cm ^-3 ~2×10 ¹⁷ cm ^-3 であり、第1のボデイ領域36の第2の外側部分46 のP型の平均不純物濃度は、セル部分44及び第 1の外側部分45よりも少し低い1×10 ¹⁶ cm ^-3 ~1×10 ¹⁷ cm ^-3 である。なお、第1のボデイ領域36のセル部分 44及び第1の外側部分45のP型不純物の平均濃度 は、ゲート導電体24とソース電極23との間に� �きい値以上のゲート制御電圧が印加された� �に点線で示すN型チャネル49が第1のボデイ領� ��36に発生するように決定されている。

第1のボデイ領域36と第2のドレイン領域35と の間のPN接合43によって図5に示す第1のPN接合� ��イオードD1が形成されている。第1のボデイ� ��域36のセル部分44及び第1の外側部分45におけ る半導体基体21の第1の主面28からPN接合43まで の厚みは、半導体基体21の中央部分41におけ� �第2のドレイン領域35の厚みT2よりも厚く設定 されている。第1のボデイ領域36の第2の外側� �分46における半導体基体21の第1の主面28からP N接合43までの厚みは、外側に向って徐々に小 さくなっている。

 P ^- 型の第2のボデイ領域37は、第2のベース領域� �はショットキーバリアダイオード形成用半� �体領域と呼びこともできるものであって、P� ��不純物を第1のボデイ領域36のセル部分44及� �第1の外側部分45よりも低い濃度で含み且つ� �1のボデイ領域36に隣接配置されている。こ� �第2のボデイ領域37は、半導体基体21の第1の� �面28の対のセル用トレンチ31の相互間の中央� ��露出した面を有するショットキーバリアダ� ��オード形成用セル部分50と、半導体基体21の 第1の主面28のセル用トレンチ31よりも外側側� ��露出した面を有するショットキーバリアダ� ��オード形成用外側部分51とを有する。この� �施例では、第2のボデイ領域37のショットキ� �バリアダイオード形成用セル部分50とショッ トキーバリアダイオード形成用外側部分51と� ��セル用トレンチ31にも隣接しているが、セ� �用トレンチ31に隣接しないように形成するこ ともできる。P ^- 型の第2のボデイ領域37は、これとソース電極 23とのショットキー接合によって例えば逆耐� ��(ソース電位がドレイン電位よりも高い逆電 圧がソース・ドレイン間に印加されている時 の耐圧)が10V以上のショットキーバリアダイ� �ードを得るために設けられている。逆耐圧� �10V以上のショットキーバリアダイオードを� �るために、P ^- 型の第2のボデイ領域37の表面の不純物濃度は 、第1のボデイ領域36のセル部分44及び第1の外 側部分45の平均不純物濃度よりも低い値(例え ば1×10 ¹⁵ cm ^-3 ~2×10 ¹⁶ cm ^-3 )に決定されている。P ^- 型の第2のボデイ領域37とソース電極23とのシ� ��ットキー接合によって形成されたショット� ��ーバリアダイオードは、図5においてD3で示� ��れている。ショットキーバリアダイオード� ��成用セル部分50とソース電極23とのショット キー接合によってショットキーバリアダイオ ードが形成されるとともにショットキーバリ アダイオード形成用外側部分51とソース電極2 3とのショットキー接合によってもショット� �ーバリアダイオードが形成される。これ等� �ショットキーバリアダイオードは互いに並� �接続されているので、並列接続された複数� �ショットキーバリアダイオードをまとめた� �のが図5では1つのD3で示されている。IGFETが� �ン制御されている時には、P ^- 型の第2のボデイ領域37にもセル用トレンチ31� ��沿ってチャネル49が生じる。
 図3のIGFET20では、第2のボデイ領域37のショ� �トキーバリアダイオード形成用セル部分50に 対してソース電極23が第1の幅W1でショットキ� ��接触していると共に、第2のボデイ領域37の� ��ョットキーバリアダイオード形成用外側部� ��51に対してソース電極23が第2の幅W2でショッ トキー接触している。第2のボデイ領域37のシ ョットキーバリアダイオード形成用外側部分 51がソース電極23に接触している第2の幅W2又� �面積がIGFETの耐圧に深く関係していることが 、本願発明者によって解明された。この第2� �幅W2又は面積とIGFETの逆耐圧との関係の詳細� ��後述する。

 N型の第1のソース領域38は、P ^- 型の第2のボデイ領域37とセル用トレンチ31と� ��両方に隣接し且つ半導体基体21の第1の主面2 8に露出した面を有する。即ち、N型の第1のソ ース領域38は、P ^- 型の第2のボデイ領域37の中に島状に形成され ている。更に詳細には、N型の第1のソース領� ��38は、対のセル用トレンチ31の相互間に配置 され且つ第2のボデイ領域37のショットキーバ リアダイオード形成用セル部分50によって左� ��に分割された対の部分からなるセル部分52� �、半導体基体21の複数のセル用トレンチ31の� ��の最も外側のセル用トレンチよりも外側に� ��置された外側部分53とを有する。N型の第1の ソース領域38のセル部分52は、P ^- 型の第2のボデイ領域37のショットキーバリア ダイオード形成用セル部分50とセル用トレン� ��31との両方に隣接し、且つ半導体基体21の第 1の主面28に露出した面を有する。N型の第1の� ��ース領域38の外側部分53はP ^- 型の第2のボデイ領域37のショットキーバリア ダイオード形成用外側部分51と複数のセル用� ��レンチ31の内の最も外側のセル用トレンチ� �の両方に隣接し、且つ半導体基体21の第1の� �面28に露出した面を有する。なお、N型の第1� ��ソース領域38の外側部分53は、N型の保護半� �体領域40と同様なショットキーバリアダイオ ードを保護するガードリングとしての機能も 有するので、ショットキーバリアダイオード 保護半導体領域と呼ぶこともできる。

 N型の第1のソース領域38と第2のボデイ領域37 とのPN接合によって図5に示す第2のPN接合ダイ オードD2が形成されている。第2のPN接合ダイ� ��ードD2はショットキバリアダイオードD3と同 一又はこれ以上の逆耐圧を有するように形成 される。従って、N型の第1のソース領域38のN� ��不純物濃度は、第2のPN接合ダイオードD2に� �求された逆耐圧を得ることができる値(例え� ��1×10 ¹⁶ cm ^-3 ~1×10 ¹⁸ cm ^-3 )に決定される。

 N ⁺ 型の第2のソース領域39は、第1のソース領域38 とセル用トレンチ31との両方に隣接し、且つ� ��導体基体21の第1の主面28に露出した面を有� �る。即ち、N ⁺ 型の第2のソース領域39は、第1のソース領域38 の中に島状に形成されている。更に詳細には 、N ⁺ 型の第2のソース領域39は、対のセル用トレン チ31の相互間に配置され且つ第1のソース領域 38と第2のボデイ領域37のショットキーバリア� ��イオード形成用セル部分50とによって左右� �分割された対の部分から成るセル部分54と、 半導体基体21のセル用トレンチ31よりも外側� �配置された外側部分55とを有する。N ⁺ 型の第2のソース領域39のセル部分54は、第1の ソース領域38のセル部分52とセル用トレンチ31 との両方に隣接し、且つ半導体基体21の第1の 主面28に露出した面を有する。N ⁺ 型の第2のソース領域39の外側部分55は第1のソ ース領域38の外側部分53及び複数のセル用ト� �ンチ31の内の最も外側のセル用トレンチに隣 接し、且つ半導体基体21の第1の主面28に露出� ��た面を有する。N ⁺ 型の第2のソース領域39はソース電極3を良好� �接続させるためのものであり、第1のソース� ��域38よりも高いN型不純物濃度(例えば1×10 ¹⁸ cm ^-3 ~1×10 ²⁰ cm ^-3 )を有する。

 N型のショットキーバリアダイオード保護半 導体領域40は、ガードリングと呼ぶことがで� ��るものであり、第2のボデイ領域37のショッ� ��キーバリアダイオード形成用外側部分51の� �ース電極23に対するショットキー接触面(幅W2 のショットキー接触面)よりも外側において� �2のボデイ領域37のショットキーバリアダイ� �ード形成用外側部分51の中に島状に形成され ている。更に詳細には、このN型のショット� �ーバリアダイオード保護半導体領域40は、第 2のボデイ領域37のショットキーバリアダイオ ード形成用外側部分51に隣接配置され且つ半� ��体基体21の第1の主面28に露出した面を有し� �いる。ショットキーバリアダイオード保護� �導体領域40の露出表面の一部はソース電極23� ��端部で覆われている。N型のショットキーバ リアダイオード保護半導体領域40とP ^- 型のショットキーバリアダイオード形成用外 側部分51との間のPN接合の端は半導体基体21の 第1の主面28に露出している。このN型のショ� �トキーバリアダイオード保護半導体領域40は 、N型の第1のソース領域38と同時に形成され� �ものであり、同一のN型不純物濃度を有し、� ��レイン電極22とソース電極23との間に逆方向 電圧が印加された時において、第2のボデイ� �域37のショットキーバリアダイオード形成用 外側部分51とソース電極3とによって形成され るショットキーバリアダイオードを保護して ショットキーバリアダイオードの耐圧を向上 させる機能即ちガードリング機能を有する。 図3の実施例では、N型のショットキーバリア� ��イオード保護半導体領域40の中にN ⁺ 型の第2のソース領域39に対応するものが設け られていないが、これを設けることもできる 。

ソース電極23は半導体基体21の第1の主面28� �上に配置され、第1及び第2のソース領域38,39� ��及びN型のショットキーバリアダイオード保 護半導体領域40にオーミック接触し、第2のボ デイ領域37にショットキー接触している。こ� ��ソース電極3は例えばTi(チタン)層と、このTi (チタン)層の上に配置したAl(アルミニウム)層 又はAlシリサイド層から成り、説明的に示す� ��ース端子Sに接続されている。

ドレイン電極22は、例えばAl等の金属から成� �、半導体基体21の第2の主面29においてN ⁺ 型の第1のドレイン領域34にオーミック接触し 、且つ説明的に示すドレイン端子Dに接続さ� �ている。

 ゲート絶縁膜25は、シリコン酸化膜から� �り、セル用トレンチ31の壁面に形成されてい る。ゲート電極24は、セル用トレンチ31の中� �充填された不純物ドープの多結晶シリコン� �ら成る。不純物がドープされた多結晶シリ� �ンは導電性を有するので、金属と同様にゲ� �ト電極24として機能する。勿論ゲート電極24� ��金属で形成することもできる。図3において ソース電極23とゲート電極24との間に分離絶� �膜27が配置され、両者が電気的に分離されて いる。このゲート電極24は説明的に示されて� ��るゲート端子Gに電気的に接続されている。 ゲート電極24のゲート端子Gに対する接続は、 ソース電極23で覆われていない半導体基体21� �第1の主面28上の一部を使用して行われてい� �。

保護絶縁膜26は半導体基体21の第1の主面28� �ソース電極23で覆われていない部分に設けら れ、第2のドレイン領域35と第1のボデイ領域36 との間のPN接合43、及びN型のショットキーバ� ��アダイオード保護半導体領域40と第2のボデ� ��領域37との間のPN接合を保護している。なお 、保護絶縁膜26を分離絶縁膜27と同一材料で� �時に形成することもできる。

 IGFET20とこの制御回路とから成る電気回路 が図5に原理的に示されている。図5に示す図3 のIGFET20の等価回路は図2に示す従来のショッ� ��キーバリアダイオードを伴なったIGFETと同� �であり、FETスイッチQ1と、第1及び第2のPN接� �ダイオード(寄生ダイオード)D1、D2と、ショ� �トキ-バリアダイオード(寄生ダイオード)D3と から成る。図3のPN接合43に相当する第1のPN接� ��ダイオードD1はドレイン端子Dとソース端子S との間に逆方向極性を有して接続されている 。第2のボデイ領域37と第1のソース領域38並び にショットキーバリアダイオード保護半導体 領域40との間のPN接合に相当する第2のPN接合� �イオードD2、及びショットキーバリアダイオ ード形成用セル部分50とソース電極26との間� �ショットキー接合並びにショットキーバリ� �ダイオード形成用外側部分53とソース電極26� ��の間のショットキー接合に相当するショッ� ��キーバリアダイオードD3は、ドレイン端子D� ��ソース端子Sとの間に第1のPN接合ダイオード D1を介して順方向極性を有して接続されてい� ��。なお、ここで、順方向極性とはドレイン� ��子Dの電位がソース端子Sの電位よりも高い� �にダイオードが順バイアスされる極性であ� �、逆方向極性とはドレイン端子Dの電位がソ� ��ス端子Sの電位よりも高い時にダイオードが 逆バイアスされる極性である。

 IGFET20を駆動するために、第1の直流電源+E と第2の直流電源-Eが設けられ、第1の直流電� �+Eの正端子が第1のスイッチS1を介してドレイ ン端子Dに接続され、負端子が負荷60を介して ソース端子Sに接続されている。また、第2の� ��流電源-Eの正端子が第2のスイッチS2と負荷60 とを介してソース端子Sに接続され、負端子� �ドレイン端子に接続されている。従って、� �1のスイッチS1がオンの時に、ドレイン端子D� ��電位がソース端子Sの電位よりも高くなる正 方向電圧がIGFET20に印加され、第2のスイッチS 2がオンの時に、ソース端子Sの電位がドレイ� ��端子Dの電位よりも高い逆方向電圧がIGFET20� �印加される。なお、第1及び第2の直流電源+E� ��-E、と第1及び第2のスイッチS1、S2の部分を� �流電源または双方向電圧発生回路に置き換� �ることもできる。

 ソース端子Sとゲート端子Gとの間にゲー� �制御回路61が接続されている。ゲート制御回 路61はゲート制御電源EgとゲートスイッチSgと から成る。ゲートスイッチSgは例えばトラン� ��スタから成り、これがオンになるとゲート� ��子Gにゲート制御電源Egの電圧が印加される� ��また、ゲート制御電源Egの電圧振幅が変化� �ると、IGFET20のドレイン電流が変化する。

 図5のIGFET20の制御回路は、IGFET20の双方向� ��ン・オフ動作(交流スイッチ動作)及び双方� �の電流制御動作を可能にするために第1及び� ��2の補助スイッチSa、Sbを有する。第1の補助� ��イッチSaはソース端子Sとゲート端子Gとの間 に接続されている。第2の補助スイッチSbはゲ ート端子Gとドレイン端子Dとの間に接続され� ��いる。第1及び第2の補助スイッチSa、Sbは機� ��的スイッチで示されているが、トランジス� ��等の制御可能な電子スイッチで構成するこ� ��が望ましい。

 第1の補助スイッチSaは、第1のスイッチS1� ��オン状態に制御されてドレイン端子Dの電位 がソース端子Sの電位よりも高くなっておリ� �時にゲートスイッチSgがオフ状態の時に、オ ン制御される。第1の補助スイッチSaがオンに なると、ソース端子Sとゲート端子Gとの間が� ��絡され、ゲート端子Gがソース端子Sと同電� �になり、図3で点線で示すチャネル49を確実� �閉じること即ち消滅させることができ、ド� �イン電流が確実に遮断される。従って、ド� �イン・ソース間に正方向電圧が印加されて� �る期間のIGFET20の耐圧は、第1のPN接合ダイオ� ��ドD1の耐圧にほぼ等しくなる。

 第2のスイッチS2がオン状態であってIGFET20 のソース端子Sの電位がドレイン端子Dの電位� ��り高くなっており且つ制御スイッチSgがオ� �制御されている時に、第2の補助スイッチSb� �オン制御されると、ドレイン端子Dとゲート� ��子Gとの間が第2の補助スイッチSbで短絡され る。これにより、IGFET20はオフ状態に保たれ� �ドレイン電流が流れない。このようにIGFET20� ��逆方向電圧が印加されている状態では、第2 のPN接合ダイオードD2及びショットキーバリ� �ダイオードD3が逆バイアス状態になり、逆方 向電圧が印加されている時のIGFET20の耐圧は� �2のPN接合ダイオードD2及びショットキーバリ アダイオードD3の耐圧で決定される。

 第1及び第2の補助スイッチSa、Sbの両方が� ��フの時には、ドレイン端子Dの電位がソース 端子Sの電位よりも高い時とソース端子Sの電� ��がドレイン端子Dの電位より高い時のいずれ においても、ゲート制御回路60の制御信号に� ��ってドレイン電流を制御できる。即ち、ゲ� ��ト端子Gとソース端子Sとの間にゲート電源Eg から閾値以上の電圧を印加すると、第1及び� �2のボデイ領域37、38にチャネル49が形成され� ��ドレイン端子Dとソース端子Sとの間が導通� �態になる。また、ゲート電源Egの電圧振幅を 変えることによってドレイン電流の大きさを 変えることができる。

 図5においてゲート制御回路61はゲートス� ��ッチSgを有しているが、このゲートスイッ� �Sgを省いてゲート電源(ゲート信号源)Egをソ� �ス端子Sとゲート端子Gとの間に常に接続する ことができる。

以上の説明から明らかなように、本実施例 のIGFET20を双方向スイッチとして使用するこ� �ができる。

 図3、及び図6~図9を参照して図3に示すIGFET 20の製造方法の1例を説明する。なお、説明を 容易にするために図6~図9の半導体基体21の完� ��前の各半導体領域と完成後の各半導体領域� ��同一の参照符号が付されている。

 まず、図6に示すように、図3のN ⁺ 型半導体から成る第1のドレイン領域34とN ^- 型半導体から成る第2のドレイン領域35とを得 るための半導体領域を有するシリコン半導体 基体21を用意する。N ⁺ 型の第1のドレイン領域34は半導体基体21の第2 の主面29からのN型不純物の拡散によって形成 されている。しかし、N ⁺ 型の第1のドレイン領域34をエピタキシャル成 長で形成することもできる。

 次に、図7に示すように、半導体基体21の第1 の主面28上に開口48を有する不純物選択拡散� �マスク47を形成し、このマスク47の開口48を� �してP型不純物(例えばボロン)を熱拡散する� �とによってN ^- 型の第2のドレイン領域35に隣接する第1のボ� �イ領域36を島状に形成する。N ^- 型の第2のドレイン領域35とP型の第1のボデイ� ��域36との間のPN接合43は、半導体基体21の中� �部分において第1の主面28に対して平行な平� �であるが、端部において湾曲している。既� �説明したように第1のボデイ領域36のマスク47 で覆われている第2の外側部分46のP型の平均� �純物濃度はマスク47で覆われていない部分の それよりも低い。

 次に、半導体基体21の第1の主面28側からの� �知の異方性エッチングによって図8に示すセ� ��用トレンチ31及び図4に示す第1及び第2の連� �トレンチ32,33から成るトレンチ30を形成する� ��このトレンチ30はN ^- 型の第2のドレイン領域35に達するように形成 する。なお、トレンチ30を形成する工程を図3 に示すの第2のボデイ領域37を形成した後、又 は第1のソース領域38を形成した後、又は第2� �ソース領域39を形成した後に移すことができ る。

 次に、シリコンから成る半導体基板21に� �して熱酸化処理を施して図9に示すようにシ� ��コン酸化物から成るゲート絶縁膜25をトレ� �チ30の壁面に形成し、更に導電性を有する多 結晶シリコンから成るゲート電極24をトレン� ��30の中に形成する。なお、図9ではゲート電� ��24の上面が半導体基体21の第1の主面28に一致 しているが、これを第1の主面28よりも低くす ること、又は高くすることもできる。

 次に、P型の第1のボデイ領36の表面即ち半導 体基体21の第1の主面28からN型不純物(例えば� �ン)を導電型がN型に反転しない程度の濃度に 選択的に拡散して図3に示すようにP ^- 型の第2のボデイ領域37を形成する。このN型� �純物の拡散によってP型の第1のボデイ領域36� ��P型不純物が相殺されて第1のボデイ領域36よ りも低いP型不純物濃度を有する第2のボデイ� ��域37が得られる。

 次に、第2のボデイ領域37の中に選択的にN型 不純物(例えばリン)を選択的に拡散して図3に 示すようN型の第1のソース領域38及び保護半� �体領域40を形成する。第1のソース領域38の形 成により、P ^- 型の第2のボデイ領域37の拡散の深さが部分的 に更に深くなる。

 次に、第1のソース領域38の中にN型不純物(� �えばヒ素)を選択的に拡散して図3に示すN ⁺ 型の第2のソース領域39を形成する。

 しかる後、図3に示す絶縁膜26,27、ドレイ� ��電極22及びソース電極23を形成してIGFETを完� ��させる。

 次に、IGFET20の耐圧について説明する。IGFET2 0がオフ状態であり且つソース電極23の電位が ドレイン電極22の電位よりも高い時には、第2 のボデイ領域37のショットキーバリアダイオ� ��ド形成用セル部分50とソース電極23とで構成 されるショットキーバリアダイオード及び第 2のボデイ領域37のショットキーバリアダイオ ード形成用外側部分53とソース電極23とで構� �されるショットキーバリアダイオードに逆� �イアス電圧が印加される。ソース電極23とシ ョットキーバリアダイオード形成用セル部分 50とショットキー接合面からショットキーバ� ��アダイオード形成用セル部分50にホール(正� ��)が放出され、ソース電極23とショットキー� ��リアダイオード形成用外周側部分53とのシ� �ットキー接合からショットキーバリアダイ� �ード形成用外側部分53へもホールが放出され る。P型の第1及び第2のボデイ領域36,37のホー� ��量が少ない時は、第2のドレイン領域35から� ��1のボデイ領域36へ伝導度変調が生じるレベ� ��の電子の注入は生じない。ホールに基づく� ��ース電極23とドレイン電極22との間のリーク 電流I _leak はソース電極23とドレイン電極22との間に印� �される逆方向電圧V _R の値の変化に応じて図10に示すように変化す� ��。逆方向電圧V _R がIGFETのブレークダウン電圧V _BD に達すると、リーク電流I _leak は急激に増大する。逆方向電圧V _R を零からブレークダウン電圧V _BD に向って徐々に高めた時に、第2のボデイ領� �37のショットキーバリアダイオード形成用外 側部分53及び第1のボデイ領域36の外側部分45� �おけるホール電流即ちリーク電流I _leak は図3で矢印62で示すように横方向に流れる。

 このリーク電流I _leak を更に詳しく説明する。P型の第1のボデイ領� ��36の第2の外側部分46とN ^- 型の第2のドレイン領域35との不純物濃度の差 はP型の第1のボデイ領域36の第1の外側部分45� �N ^- 型の第2のドレイン領域35との不純物濃度の差 よりも小さい。また、P型の第1のボデイ領域3 6の第2の外側部分46とN ^- 型の第2のドレイン領域35とのPN接合の障壁は� ��P型の第1のボデイ領域36の第1の外側部分45と N ^- 型の第2のドレイン領域35とのPN接合の障壁よ� ��も小さい(低い)。このため、前述のホール� �流即ちリーク電流I _leak は、図3のPN接合43の内で障壁の小さい(低い)� �分、即ちP型の第1のボデイ領域36の第2の外側 部分46とN ^- 型の第2のドレイン領域35とのPN接合に向って� ��れる。
 このため、IGFETのブレークダウン前におい� �は、ソース電極23、ショットキーバリアダイ オード形成用外側部分51、第1のボデイ領域36� ��第1の外側部分45、第2の外側部分46、第2のド レイン領域35、第1のドレイン領域34及びドレ� ��ン電極22の経路でリーク電流I _leak が流れる。逆方向電圧が高くなるにつれてリ ーク電流I _leak も大きくなり、第1のボデイ領域36の第1及び� �2の外側部分45,46の横方向の電圧降下が大き� �なり、第1のボデイ領域36の横方向の電圧降� �がPN接合43のしきい値(約0.6V)以上になると、P N接合43がオン状態になり、第2のドレイン領� �35から電子がP型の第1のボデイ領域36に注入� �れ、第1のボデイ領域36及び第2のボデイ領域3 7に伝導度変調が生じ、半導体基体21の中央部 分41及び外側部分42が一気にブレークダウン� �てリーク電流I _leak が増大する。
 第1のボデイ領域36のセル部分44及び第1の外� ��部分45を通るリーク電流もあるが、P型の第1 のボデイ領域36のセル部分44及び第1の外側部� ��45とN ^- 型の第2のドレイン領域35との間の各PN接合の� ��壁はP型の第1のボデイ領域36の第2の外側部� �46とN ^- 型の第2のドレイン領域35との間のPN接合の障� ��よりも大きい(高い)ので、第1のボデイ領域3 6の第2の外側部分46よりも先に第1のボデイ領� ��36のセル部分44及び第1の外側部分45において ブレークダウンが生じない。

 図3で矢印62で示すホール電流(リーク電流)� �抑制されると、ブレークダウン電圧V _BD 即ち逆耐圧が向上する。本実施例では、ソー ス電極23と第2のボデイ領域37のショットキー� ��リアダイオード形成用外側部分53とのショ� �トキー接合幅W ₂ を所定範囲に制限することによって矢印62で� ��すホール電流即ち電流I _leak を抑制し、IBFET20の逆耐圧向上を図っている� �

 ショットキー接合幅W ₂ の範囲は、対のセル用トレンチ31の相互間隔� ��3~8μmの場合において、好ましいくは0.1~20μm� ��ありである。図10から明らかなように、シ� �ットキー接合幅W ₂ が8μmの場合のブレークダウン電圧V _BD が15.7Vであるのに対し、ショットキー接合幅W ₂ が4μmの場合のブレークダウン電圧V _BD が18.4Vである。

図11に対のセル用トレンチ31の相互間隔が5μm� ��ソース電極23と第2のボデイ領域37を形成す� �時のN型不純物(例えばリン)の注入量を1.25×10 ¹³ cm ^-2 とした場合における第2のショットキー接合� �W ₂ の変化と電圧V _BD との関係が示されている。この関係から明ら かなようにショットキー接合幅W ₂ が20μmよりも小さいほどブレークダウン電圧V _BD の改善効果が大きくなり、特にショットキー 接合幅W ₂ が6μm以下になるとIGFETのブレークダウン電圧 V _BD の改善効果が顕著に大きくなる。なお、ショ ットキー接合幅W ₂ が小さくなり過ぎると、製造上のW ₂ のバラツキにより、ショットキー接合幅W ₂ がゼロになるおそれがある。ショットキー接 合幅W ₂ がゼロになることは、ショットキーバリアダ イオード形成用外側部分53が消滅することを� ��味する。このため、第1及び第2のソース領� �38,39及びN型の保護半導体領域40から成るN層� �、ショットキーバリアダイオード形成用外� �部分53及び第1のボデイ領域35から成るP層と� �第1及び第2のドレイン領域34,35から成るN層と によってNPNトランジスタ構造部分が半導体基 体21の外側部分42に生じ、IGFET20の逆耐圧低下� ��生じる。従って、第2のショットキー接合幅 W ₂ は0.1μm以上であることが望ましい。また、図 11に示すように第2のショットキー接合幅W ₂ が20μm以上になると、半導体基体21のサイズ� �増大を招くばかりでなく、IGFET20の逆耐圧改� ��効果があまり期待できない。

 なお、図11には対のセル用トレンチ31の相互 間隔が5μmの場合における第2のショットキー� ��合幅W ₂ とブレークダウン電圧V _BD との関係が示されているが、上記相互間隔を 4μm等に変えた場合も図11と同様な第2のショ� �トキー接合幅W ₂ とブレークダウン電圧V _BD との関係が得られることが確認されている。 また、第2のボデイ領域37を形成する場合のN� �不純物(例えばリン)の注入量を変えた場合も 図11と同様な第2のショットキー接合幅W ₂ とブレークダウン電圧V _BD との関係が得られることが確認されている。 また、図11は室温(20℃)でのブレークダウン電 圧V _BD の測定結果であるが、100℃又は150℃のように 高い場合でも、第2のショットキー接合幅W ₂ を小さくすることによってブレークダウン電 圧V _BD が高く成ることが確認されている。
また、第2のショットキー接触幅W2は、第1の� �ョットキー接触幅W1の1/10~10倍であることが� �ましく、1/10倍以上であり且つ1倍よりも小さ いことがより好ましいことが確認されている 。
また、第2のボデイ領域37の外周部分51に対し� ��ソース電極23がショットキー接触している� �分の面積は、第2のボデイ領域37のセル部分50 がソース電極23がショットキー接触している� ��分の面積の1/10~10倍であることが好ましく、 1/10倍以上であり且つ1倍よりも小さいことが� ��り好ましいことが確認されている。

 上述から明らかなように本実施例のIGFETは� �前述のPCT出願のIGFETと同様に次の(1)(2)(3)(4)(5) の効果が有する他に、次の(6)(7)(8)の効果を有 する。
(1) 第1のPN接合ダイオードD1に対して逆の極� �(方向性)を有するショットキーバリアダイオ ードD3が形成されているので、ソース電極23� �電位がドレイン電極22の電位よりも高い時に 、半導体基板体21のチャネル49以外の部分を� �って流れる電流がショットキーバリアダイ� �ードD3で阻止される。従って、一方向のみに 電流が流れるIGFETを提供できる。
(2) ゲート・ソース間電圧によるチャネル49� �電流制御をソース電極23の電位がドレイン電 極22の電位よりも低い期間と高い期間との両� ��で行うことができる。
(3) 第2のドレイン領域35は半導体基体21の中� �部分41において第1の主面28に露出していない 。このため、チャネル49の下端からN ⁺ 型の第1のドレイン領域34までの距離が比較的 短くなる。換言すれば、図3の第2のドレイン� ��域35における電流通路の長さを、図1の従来� ��の第2のドレイン領域7においける電流通路� �長さよりも短くすることができる。これに� �り、本実施例のIGFETのオン抵抗を図1の従来� �IGFETのオン抵抗の例えば約1/4にすることがで きる。
(4) セル部分において、N ⁺ 型の第2のソース領域39よりもN型不純物濃度� �低いN型の第1のソース領域38を設けたこと、� ��び図1の従来構造に比べてセル部分でPN接合4 3の面積が小さくなったことにより、N ^- 型の第2のドレイン領域35とP型の第1のボデイ� ��域36とP ^- 型の第2のボデイ領域37とN型の第1のソース領� ��38とから成るNPN寄生トランジスタが導通状� �になる可能性が低くなる。もし、寄生トラ� �ジスタが導通状態になると、IGFETが破壊する おそれがある。また、IGFETが破壊にいたらな� ��電流であっても、寄生トランジスタを流れ� ��電流は漏れ電流であるので、IGFETの耐圧低� �を招く。
(5) 対のセルトレンチ31の中にIGFETセルを構成 することによって、IGFETの横幅を図1の従来の プレーナー構造の場合のそれよりも低減でき る。
(6) 半導体基体21の対のセル用トレンチ31より も外側の外側部分42に第1及び第2のドレイン� �域34,35、第1及び第2のボデイ領域36、37、第1� �び第2のソース領域38,39、及びN型の保護半導� ��領域40を設け、第2のドレイン領域35を半導� �基体21の第1の主面28に露出させたので、第2� �ドレイン領域35と第1のボデイ領域36との間の PN接合を絶縁膜26によって容易且つ良好に保� �することができる。
(7) ソース電極23と第2のボデイ領域37のショ� �トキーバリアダイオード形成用外側部分53と のショットキー接合幅W ₂ が好ましくは0.1μm~20μmの範囲、更に好ましく は0.1~0.6μmに制限されているので、図3におい� ��矢印6で示すホール電流(リーク電流)を抑制� ��ることができ、IGFET20のブレークダウン電圧 V _BD を高めること即ちIGFET20の耐圧を高めること� �できる。
(8)N型の保護半導体領域40及びN型の第1のソー� ��領域38の外側部分51が第2のボデイ領域37のシ ョットキーバリアダイオード形成用外側部分 53のガードリングとして機能し、ショットキ� ��バリアダイオード形成用外側部分53とソー� �電極23とで形成されるショットキーバリアダ イオードを逆方向電圧から良好に保護するこ とができる。

 次に、図12及び図13を参照して実施例2のIG FETを説明する。但し、実施例2を示す図12及び 図13、並びに後述する別の実施例及び変形例� ��示す図14~図19において図3~図4と実質的に同� �の部分には同一の参照符号を付し、その説� �を省略する。

 図12は実施例2のIGFETの外側部分の一部を示� �平面図であり、図13は図12のB―B線を示す断� �図である。なお、図12のB―B線は図3のセル用 トレンチ31と同様なものに対して平行である� ��この実施例2のIGFETは、図3及び図4の第2のボ� ��イ領域37のショットキーバリアダイオード� �成用外側部分51を僅かに変形した第2のボデ� �領域37´のショットキーバリアダイオード形� ��用外側部分51´と、図3及び図4のN型の保護半 導体領域40を僅かに変形したN型の保護半導体 領域40´と、絶縁膜71とを設け、この他は図3� �び図4のIGFETと同一に形成したものである。� �12及び図13に示す実施例2のIGFETの第2のボデイ 領域37のショットキーバリアダイオード形成� ��外側部分51の半導体基体21における露出表面 は図12のB―B線方向においてN型の保護半導体� ��域40´によって断続されている。また、断続 されたショットキーバリアダイオード形成用 外周部分51の露出表面の相互間から半導体基� ��21の表面に露出しているN型の保護半導体領� ��40´の上に絶縁膜71が配置されている。なお� ��図12及び図13で省略されている半導体基板21� ��中央部分(セル領域)は図3と同一に形成され� ��いる。追加された複数の絶縁膜71は、平面� �に見て第2のボデイ領域37´のショットキーバ リアダイオード形成用外側部分51´の露出表� �が延びる方向即ちセル用トレンチ31の延びる 方向に所定の相互間隔を有して配置されてい る。第2のボデイ領域37´のショットキーバリ� ��ダイオード形成用外側部分51´は絶縁膜71の� ��互間においてソース電極23とショットキー� �合されている。第2のボデイ領域37´のショッ トキーバリアダイオード形成用外側部分51´� �ショットキー接合幅W ₂ が図3と同一である場合には、図12及び図13のI GFETのショットキーバリアダイオード形成用� �側部分51´のソース電極23に対する接触面積� �図3のそれよりも小さい。ショットキーバリ� ��ダイオード形成用外側部分51´のショットキ ー接触面の面積が小さくなると、ソース電極 23とショットキーバリアダイオード形成用外� ��部分51´とで形成されるショットキー接合に 逆方向電圧が印加された時にP型のショット� �ーバリアダイオード形成用外側部分51´及びP 型の第1のボデイ領域36の第1の外側部分45に対 してショットキー接合面から放出されるホー ル量が低減する。即ちショットキー接合面の 面積が大きいIGFETとこれよりもショットキー� ��合面の面積が小さいIGFETとに対して互いに� �一の逆方向電圧が印加した場合にショット� �ー接合面の面積の小さいIGFETのリーク電流I _leak はショットキー接触面の面積の大きいIGFETよ� ��も小さくなる。既に説明したようにリーク� ��流I _leak が小さくなると、ブレークダウン電圧即ち耐 圧が向上する。

 上述から明らかなようにソース電極23に対� �てショットキーバリアダイオード形成用外� �部分51´を断続的にショットキー接合させる� ��、図3の実施例1においてショットキーバリ� �ダイオード形成用外側部分51のショットキー 接触幅W ₂ を低減させたと同一の効果を得ることができ 、IGFETの耐圧向上を容易に達成することがで� ��る。また、実施例2によっても実施例1と同� �の効果が得られる。

 まお、第2のボデイ領域37のショットキー� ��リアダイオード形成用外側部分51´のソース 電極23に対する接触面積は、図3に示す第2の� �デイ領域37のショットキーバリアダイオード 形成用セル部分50のソース電極23に対する接� �面積の1/10~20倍程度であることが望ましく、1 /10以上であり且つ1倍よりも小さいことが更� �望ましい。もし、ショットキーバリアダイ� �ード形成用外側部分51´のショットキー接触� ��積がショットキーバリアダイオード形成用� ��ル部分50のショットキー接触面積の1/10倍よ� ��も小さくなると、目的とするショットキー� ��リアダイオードを確実に得ることが困難に� ��り、また、20倍よりも大きくなると目標と� �るブレークダウン電圧の向上効果を得るこ� �ができなくなる。

 図14及び図15は実施例3のIGFETの一部を図12� ��び図13と同様に示す。実施例3のIGFETは、図12 及び図13において絶縁膜71によって第2のボデ� ��領域37のショットキーバリアダイオード形� �用外側部分51のショットキー接触面を制限し た代わりに、変形された第2のボデイ領域37a� �設けることによってショットキー接触面積� �制限し、この他は図3、図4、図12及び図13と� �一に構成したものである。

 図14及び図15のIGFETの半導体基体21aは、変� ��された第1及び第2のボデイ領域36a、37aとシ� �ットキーバリアダイオード保護半導体領域40 aとを有する点を除いて図3及び図13の半導体� �体21と同一に形成されている。即ち実施例3� �IGFETの図示が省略されているFETセルは図3と� �一に構成されている。変形された第1のボデ� ��領域36aは、変形された第1の外側部分45aを有 する他は、図3と同一に形成されている。第1� ��ボデイ領域36aの第1の外側部分45aは第2のボ� �イ領域37aが変形されたためにN型の保護半導� ��領域40aに直接に接触する部分を有する。第2 のボデイ領域37aは、ショットキーバリアダイ オード形成用外側部分51aを除いて図3の第2の� ��デイ領域37と同一に形成されている。図8の� ��ョットキーバリアダイオード形成用外側部� ��51aは複数のショットキー接触面72を有する� �複数のショットキー接合面72は図3のセル用� �レンチ31と同様なセル用トレンチ(図示せず)� ��平行な図14のC-C線上に配列されている。各� �ョットキー接触面72はソース電極23にショッ� ��キー接触している。ショットキー接触面72� �相互間にN型保護半導体領域40aが配置されて� ��る。従って、各ショットキー接触面72はN型� ��第1のソース領域38の外側部分53とN型の保護� ��導体領域40aとで囲まれている。

 図14及び図15に示す実施例3の第2のボデイ領� ��37aのショットキーバリアダイオード形成用� ��側部分51aの分割された複数のショットキー� ��触面72でソース電極23に接触しているので、 第2のボデイ領域37aとソース電極23との間のシ ョットキー接触面積が低減されている。即ち 、図14のショットキー接触面72の幅W ₂ ´が図3のショットキーバリアダイオード形成 用外側部分51のショットキー接触幅W ₂ と同一であるとすれば、図14においてはショ� ��トキー接触面72が分断されている分だけ図3� ��りもショットキー接触の面積が低減してい� ��。この結果、図14及び図15の実施例3によっ� �も図12及び図13の実施例2と同一に効果を得る ことができる。

 図16に示す実施例4のIGFET20bは、図3のP ^- 型の第2のボデイ領域37を変形した第2のボデ� �領域37bを設け、この他は、図3のIGFET20と同一 に形成したものである。図16のP ^- 型の第2のボデイ領域37bは半導体基体21の第1� �主面28の近傍のみに設けられ、セル用トレン チ31に隣接していない。P ^- 型の第2のボデイ領域37bはソース電極23を伴な ってショットキーバリアダイオードを形成す るためのものであるから、図16のように対の� ��ル用トレンチ31の中間部分に限定的に形成� �ても、図3のIGFETと同様な効果を得ることが� �きる。

 図17に示す実施例5のIGFET20cは変形された半� �体基体21cを有する。図17の半導体基体21cは、 図3の第1及び第2のソース領域38,39を変形した� ��1及び第2のソース領域38c,39cを設け、この他� ��図3と同一に形成したものである。変形され た第2のソース領域39cは、図3に示したN ⁺ 型の外側部分55を有さない。従って、N型の第 1のソース領域38cの外側部分53cは、図3の第1の ソース領域38の外側部分53よりも大きい面積� �有する。P ^- 型の第2のボデイ領域37のショットキーバリア ダイオード形成用外側部分51のソース電極23� �対する接合面はN型のショットキーバリアダ� ��オード保護半導体領域40とこれと実質的に� �一な不純物濃度を有するN型の第1のソース領 域38cの外側部分53cとで挟まれている。これに より、P ^- 型の第2のボデイ領域37のショットキーバリア ダイオード形成用外側部分51とソース電極23� �で形成されたショットキーバリアダイオー� �の保護が良好に達成される。図17のIGFET20cは� ��3のIGFET20と同一の効果も有する。
 なお、図16においても、図17と同様にN ⁺ の第2のソース領域39のN ⁺ 型の外側部分55を省くことができる。

 本発明は、上述の実施例に限定されるもの� ��なく、例えば次の変形が可能なものである� ��
(1)各実施例において、ドレイン領域を第1の� �レイン領域34と第2のドレイン領域35とに分け て設ける代りに、1つのドレイン領域を設け� �ことができる。例えば、第1のドレイン領域3 4を省き、第2のドレイン領域35にドレイン電� �22をオーミック接触させることができる。
(2)各実施例において、N型の第1のソース領域3 8を省くこともできる。特に、対のセル用ト� �ンチ31の相互間隔が5μm以下の様に狭い場合� �は、N型の第1のソース領域38を省くことによ� ��IGFETの耐圧低下は少ないか又は無い。
(3)2回の不純物拡散によってN型の第1のソース 領域38とN ⁺ 型の第2のソース領域39とを形成する代わりに 1回の不純物拡散によって半導体基体21の第1� �主面28の近傍でN型不純物濃度が高く、第2の� ��デイ領域37側でN型不純物濃度が低い単一の� ��ース領域を形成することができる。
(4)図4の直線状のセル用トレンチ31を図18に示� ��ように格子状のセル用トレンチ31aに変形し� ��この格子状のセル用トレンチ31aの中にP ^- 型の第2のボデイ領域37d、N型の第1のソース領 域38d、N ⁺ 型の第2のソース領域39dを配置することがで� �る。図18の格子状のセル用トレンチ31aの場合 には、格子状のセル用トレンチ31aに含まれて いる1つの4角形部分における互いに対向する� ��1及び第2の部分31a1,31a2、又は互いに対向す� �第3及び第4の部分31a3,31a4が単位IGFETセルを構� ��するための対のトレンチとなる。なお、格� ��状のセル用トレンチ31aを囲む環状外周トレ� ��チを設け、この環状外周トレンチの外側に� ��3に示す第1のボデイ領域36の第1及び第2の外� ��部分45,46、第2のボデイ領域37のショットキ� �バリアダイオード形成用外周部分53、第1の� �ース領域38の外側部分53、第2のソース領域39� ��外側部分54、及び保護半導体領域40と同様な ものを設ける。
(5)図4の直線状のセル用トレンチ31を図19に示� ��ように複数の柱状のセル用トレンチ31bに変� ��し、このセル用トレンチトレンチ31bを囲む� ��うにN ⁺ 型の第2のソース領域39e、N型の第1のソース領 域38e及びP ^- 型の第2のボデイ領域37eを形成することがで� �る。なお、図19の場合には、複数の柱状のセ ル用トレンチ31bを囲む環状外周トレンチを設 け、この環状外周トレンチの外側に図3に示� �第1のボデイ領域36の第1及び第2の外周部分45, 46、第2のボデイ領域37のショットキーバリア� ��イオード形成用外側部分53、第1のソース領� ��38の外側部分53、第2のソース領域39の外側部 分54、及び保護半導体領域40と同様なものを� �ける。
(6)図3のセル用トレンチ31に沿ってP型不純物� �注入することによって第1及び第2のボデイ領 域36、37のセル用トレンチ31に隣接する部分の P型不純物濃度をセル中央部よりも高くする� �とができる。このように第1及び第2のボデイ 領域36、37のセル用トレンチ31に隣接する部分 のP型不純物濃度を高めると、IGFETのスレッシ ョルド電圧Vthが高くなる。
(7)図3に示すIGFETの第1及び第2のボデイ領域36,3 7にソース電極23を介して例えば2MeVの電子線� �照射し、その後水素雰囲気中で所定温度(例� ��ば300℃以上)の熱処理を施すことができる。 電子線を照射すると、第1及び第2のボデイ領� ��36,37における少数キャリアのライフタイム� �短くなる。このようにライフタイムが短く� �ると、IGFETに逆方向電圧が印加されている時 にN ^- 型の第2のドレイン領域35から第1及び第2のボ� ��イ領域36,37に注入された電子(少数キャリア) が正孔と迅速に結合し、電子(少数キャリア)� ��N型の第1のソース領域38まで流れることが抑 制される。これにより、IGFETの漏れ電流が小� ��くなり、耐圧が向上する。
(8)各実施例及び変形例に示されているNチャ� �ル型のIGFETを、Pチャネル型のIGFETに変形する ことができる。Pチャネル型のIGFETを得る場合 には、各実施例及び変形例を示す図3,図4,図6~ 図9、図12~図19における各半導体領域の導電型 を、逆にする。即ち、各図におけるN型半導� �領域をP型半導体領域に、またP型半導体領域 をN型半導体領域に変える。Pチャネル型のIGFE Tの場合において、各半導体領域の不純物濃� �の相互関係は、Nチャネル型のIGFETの各半導� �領域の不純物濃度の相互関係と同様に決定� �る。また、Pチャネル型のIGFETを得る場合に� �、ソース電極23の材料を、N型半導体領域(N型 の第2のボデイ領域)にショットキー接触する� ��とができるPd(パラジウム)、Mo(モリブデン)� �V(バナジウム)等に変更する。このPチャネル� ��のIGFETの場合には、ソース電極の電位より� �ゲート電極の電位を低くした時に、ソース� �極とドレイン電極との間がオン状態になる� �また、Pチャネル型のIGFETを正常動作させる� �には、ソース電極の電位をドレイン電極の� �位よりも高く設定する。