本发明涉及半导体制造领域， 尤其涉及一种闪存器件及其制造方法。 背景技术

闪存器件是一种电写入和擦除数据的器件， 其通过在控制栅极 （Control Gate), 浮置栅极 （Floating Gate) 和衬底之间设置介质层而形成串联的两个电容 器， 即使在 对器件断电时也能在浮置栅极上保持电荷， 以提供存储功能。

为了提高器件的开关性能， 希望能够进一步增大控制栅极与浮置栅极之间 的电 容， 以便电压能够尽量集中在浮置栅极与源 /漏形成的电容器上。 发明内容

为了能够进一步增大控制栅极与浮置栅极之间 的电容， 根据本发明的一个方面， 提供了一种闪存器件， 包括： 半导体衬底； 栅堆叠， 形成于半导体衬底之上； 沟道区， 位于栅堆叠之下； 侧墙， 位于栅堆叠外侧； 以及源 /漏区， 位于沟道区外侧； 其中， 栅 堆叠包括： 第一栅介质层， 位于沟道区之上； 第一导电层， 覆盖第一栅介质层的上表 面和侧墙的内壁； 第二栅介质层， 覆盖第一导电层的表面； 第二导电层， 覆盖第二导 电层的表面。

根据本发明的另一方面， 提供了一种制造闪存器件的方法， 包括以下步骤： 提供 半导体衬底； 在半导体衬底上形成牺牲栅堆叠、 所述牺牲栅堆叠外侧的侧墙以及所述 侧墙外侧的源 /漏区， 所述牺牲栅堆叠包括第一栅介质层和牺牲栅极 ； 去除所述牺牲栅 极以在所述侧墙内壁形成第一开口； 覆盖所述第一开口的底部和侧壁， 依次淀积第一 导电层、 第二栅介质层和第二导电层， 并对它们进行刻蚀以形成栅堆叠。

在这个方法中， 优选地， 所述牺牲栅堆叠中， 在所述第一栅介质层和牺牲栅极之 间进一步包括刻蚀保护层， 刻蚀保护层可以与后面的第一导电层材料相同 ， 用于保护 第一栅介质层。

在上述方案的基础上，优选地，第一栅介质层 和第二栅介质层可以为 Al ₂ 0 ₃ . Hf0 ₂ 、 HfSiO HfSiON、 HiTaO、 HfTiO、 HfZrO、 Si0 ₂ 或 Si ₃ N ₄ 中的任一种或多种的组合。 l 第一导电层和第二导电层可以由包括 TiN、 TaN、 Ti、 Ta、 Cu、 Al、 或多晶 Si中的 任一种或多种的组合形成。

根据本发明实施例提供的闪存器件， 由于第一导电层和第二栅介质层覆盖栅介质 层与侧墙的侧壁依次淀积形成， 大大增加了控制栅极与浮置栅极之间的电容的 正对面 积， 因此可以获得更大的电容， 实现更好的开关性能。 附图说明

根据示例实施例的描述， 本发明的这些和其他目的和优点方面将变得显 而易见。 在附图中， 相同的附图标记指示相同或相似的部分。

图 1〜10示出了根据本发明的闪存器件制造方法的 各步骤中器件结构的剖面图。 具体实施方式

以下， 通过附图中示出的具体实施例来描述本发明。 但是应该理解， 这些描述只 是示例性的， 而并非要限制本发明的范围。 此外， 在以下说明中， 省略了对公知结构 和技术的描述， 以避免不必要地混淆本发明的概念。

在附图中示出了根据本发明实施例的层结构示 意图。 这些图并非是按比例绘制 的， 其中为了清楚的目的， 放大了某些细节， 并且可能省略了某些细节。 图中所示出 的各种区域、 层的形状以及它们之间的相对大小、 位置关系仅是示例性的， 实际中可 能由于制造公差或技术限制而有所偏差， 并且本领域技术人员根据实际所需可以另外 设计具有不同形状、 大小、 相对位置的区域 /层。

如图 1所示，在半导体衬底 110 (例如，可以是 Si衬底）的上表面淀积厚度为 2〜5mn 的第一栅介质层 120， 第一栅介质层 120可以是氧化铝 （A1 ₂ 0 ₃ )、 氧化铪 （Hf0 ₂ )， 氧 化铪硅 （HfSiO)， 氮氧化铪硅 （HfSiON), 氧化铪钜 （HfTaO ), 氧化铪钛 （HfTiO)， 氧化铪锆 （H ZrO ) , 氧化硅（Si0 ₂ ) 或氮化硅（Si ₃ N ₄ ) 中的一种或多种的组合。 这里 的半导体衬底 1 10是经过处理的， 例如包括原始掺杂以及在半导体衬底上形成氧 化物、 氮化物等保护层， 这些工艺可以参考 MOS管制造的基本流程。

在第一栅介质层 120上淀积刻蚀保护层 130， 刻蚀保护层 130可以包括由 TiN、 TaN、 Ti、 Ta、 Al、 Cu、 Co、 Ni或多晶 Si中任一种或多种的组合形成， 或者还可以包括 Ta ₂ C、 HfN、 HfC、 TiC、 MoN、 MoC、 TaTbN、 TaErN、 TaYbN、 TaSiN、 TaAlN、 TiAlN、 TaHfN、 TiHfN、 HfSiN、 MoSiN MoAlN、 Mo、 Ru、 Ru0 ₂ 、 RuTa _x 、 NiTa _x 以及 其他金属，目的是为了保护下面的第一栅介质 层不在工艺中被破坏。在刻蚀保护层 130 上淀积多晶硅层 140用于形成牺牲栅极。 保护层 130不是必须的， 也可以直接在第一栅 介质层 120上形成牺牲栅极。

接下来， 如图 2所示， 在多晶硅层 140上涂敷光刻胶层， 并根据栅极的形状对光刻 胶层图案化， 以形成图案化的光刻胶层 210。

利用图案化的光刻胶层 210作为掩膜， 对多晶硅层 140和保护层 130进行反应离子 蚀刻 RIE以形成刻蚀后的刻蚀保护层 131以及牺牲栅极 141。 然后去除图案化的光刻胶 层 210， 如图 3所示。 其中刻蚀保护层 131形成闪存器件的浮置栅极的一部分， 这一部 分不一定在这一步中形成， 也可以在后面淀积第一导电层时形成。

当然在本发明的其它实施例中， 在这个刻蚀步骤中也可以进一步将第一栅介质 层

120进行刻蚀。 这里优选先不刻蚀第一栅介质层 120。

然后，如图 4所示， 以牺牲栅堆叠为掩膜，对硅衬底 110执行低能离子注入（LDD )， 以形成轻掺杂源 /漏区 (或称为源 /漏延伸区)。 还可以利用大角度注入在硅衬底 110中形 成 Halo区。 在第一栅介质层 120和牺牲栅极 141上淀积氧化层或氮化物层， 例如 Si ₃ N ₄ 等， 对该氧化物层或氮化物层进行刻蚀， 从而形成栅极侧墙 420。 然后， 利用具有栅 极侧墙 420的牺牲栅堆叠作为掩膜蚀刻第一栅介质层 120并进行常规离子注入， 以得到 第一栅介质层 121和源 /漏区。 之后， 可以在 1000°C左右条件下进行 5s的活化退火， 从 而激活源 /漏区。

之后， 在源 /漏区上淀积一层 Ti、 W或 Co等金属， 在高温下进行退火， 从而形成源 /漏区的金属硅化物接触 510和牺牲栅极 141上方的金属硅化物接触 520， 能够有效减小 源 /漏的接触电阻。

为了进一步保护源 /漏区，可以在已经形成部分器件结构的半导� �衬底上淀积一氮 化物薄层。

然后， 如图 6所示， 在半导体衬底以及其上的器件表面淀积层间介 质层 610， 例如 Si0 ₂ 或者其它的磷硅玻璃、 硼磷硅玻璃等材料， 并对层间介质层 610进行化学机械抛 光， 直到暴露牺牲栅极 141的上表面上的金属硅化物接触 520。

接着， 如图 7所示， 进行蚀刻以去除包含硅化物接触 520的牺牲栅极 141， 以形成 第一开口， 暴露刻蚀保护层 131。

应当注意， 形成包括源区、 漏区、 栅极侧墙、 栅介质层和牺牲栅极的半导体结构 的工艺是本领域的公知技术， 以上所描述的过程仅仅是一个示例而不应被理 解为对本 发明的限制。 本领域技术人员可以理解， 可以使用本领域己知的其他任何方法形成上 述半导体结构。

然后， 如图 8所示， 在半导体衬底上淀积第一导电层材料， 可以是包括 TiN、 TaN、 Ti、 Ta、 Cu、 Al、 Co、 Ni或多晶 Si中任一种或多种的组合， 优选厚度为 5〜20nm的第 一金属层 810。 第一导电层 810在第一开口内形成一个 U型开口， 称之为第二开口。 原 先形成的刻蚀保护层 131与第一导电层的材料可以相同， 能够形成一体结构， 因此在 图 9中我们将刻蚀保护层 131省略， 直接用第一导电层 810表示， 后面的图 10也相同。

在第一导电层 810上淀积第二栅介质层 820， 第二栅介质层 820可以是包括氧化铝 (A1 ₂ 0 ₃ )、 氧化铪 （Hf0 ₂ )， 氧化铪硅 （HfSiO ), 氮氧化铪硅 （HfSiON) , 氧化铪钽 (HfTaO), 氧化铪钛（HfTiO ), 氧化铪锆（HfZrO)， 氧化硅（Si0 ₂ )或氮化硅（Si ₃ N ₄ ) 中的一种或多种的组合， 优选采用高 k介质材料， 厚度为 5〜20nm 。第二栅介质层 820 在第二开口内形成一个 U型开口， 称之为第三开口。

在第二栅介质层 820上淀积第二导电层 830， 第二导电层的材料可以与第一导电层 的材料相同， 优选为 TiN。 第二导电层 830填满了上述第三开口。

参照图 8， 在淀积第一导电层 810、 第二栅介质层 820和第二导电层 830时， 优选淀 积在整个半导体衬底上， 后面刻蚀形成栅堆叠时， 可以选择刻蚀范围的大小。

本领域普通技术人员可以采用任何已知的适当 淀积和蚀刻工艺执行以上步骤。 然后， 在第二导电层 830上涂敷光刻胶层， 并根据控制栅极的形状对其图案化， 以形成图案化的光刻胶层 910。 以图案化的光刻胶层 910为掩膜对第二导电层 830、 第 二栅介质层 820和第一导电层 810进行 RIE刻蚀处理， 以形成控制栅极 831、 第二栅介质 层 821和浮置栅极 811， 如图 9所示。

在刻蚀中需要注意的是， 刻蚀后的栅堆叠的顶部宽度大于第一开口的宽 度， 一方 面是为了进一步增大控制栅极 831和浮置栅极 811之间形成的电容器的正对面积， 另一 方面， 较宽的栅堆叠有利于减小栅极电阻， 从而提高器件性能。

最后， 如图 10所示， 去除图案化的光刻胶层 910， 以得到根据本发明实施例的闪 存器件。

至此， 得到了根据本发明实施例的一个闪存器件结构 ， 如图 10所示， 包括： 半导体衬底 110; 栅堆叠， 形成于半导体衬底 110之上； 沟道区 150， 位于栅堆叠 之下； 侧墙 420， 位于栅堆叠外侧； 以及源 /漏区， 位于沟道区 150外侧。

其中， 该栅堆叠包括： 第一栅介质层 121， 位于沟道区 150之上； 第一导电层 811， 覆盖第一栅介质层 121的上表面和侧墙 420的内壁； 第二栅介质层 821， 覆盖第一导电 层 811的表面； 第二导电层 831， 覆盖第二导电层 821的表面， 并可将 821上方形成的开 口填满。

在上述的结构中， 其中， 第一导电层 811作为闪存器件的浮置栅极， 第二导电层 831作为闪存器件的控制栅极。

在上述的结构中， 优选地， 源 /漏区中可以有金属硅化物接触 510。

优选地，第一栅介质层 121、第二栅介质层 821可以为 Al ₂ 0 ₃ 、Hf0 ₂ 、HfSiO、HfSiON、 HfTaO , HfTiO , HfZrO , Si0 ₂ 或 Si ₃ N ₄ 中的任一种或多种的组合， 优选采用高 k栅 介质材料， 从而能够有效保证控制栅极与浮置栅极之间的 耦合。； 第一导电层 811和第 二导电层 831可以由包括 TiN、 TaN、 Ti、 Ta、 Al、 Cu、 Co、 Ni或多晶 Si中的任一种或 多种的组合形成。

优选地， 栅堆叠的顶部宽度大于沟道区 150的沟道长度 其中， 第一导电层延伸 到侧墙 420两侧， 顶部宽度大于沟道区 150的沟道长度； 第二栅介质层 821延伸到侧墙 420两侧， 顶部宽度大于沟道区 150的沟道长度； 第二导电层 831的顶部延伸到侧墙 420 两侧， 宽度大于沟道区 150的沟道长度。 这样做的目的一方面是为了进一步增大控制 栅极 831和浮置栅极 811之间形成的电容器的正对面积， 另一方面， 较宽的栅堆叠有利 于减小栅极电阻， 从而提高器件性能。

根据本发明的实施例得到的闪存器件， 大大增加了控制栅极与浮置栅极之间的正 对面积， 增大了控制栅极、 第二栅介质层与浮置栅极形成的电容器的容量 ， 从而将电 压大部转移到浮置栅极与源 /漏形成的电容上， 使得器件的开关性能得到改善， 另外由 于栅堆叠的面积大大增加， 因此减小了栅极电阻， 改善了器件的电流性能。

上面的描述仅用于说明本发明的实施方式， 而并非要限制本发明的范围。本领域 的技术人员应该理解， 本发明的范围由所附权利要求限定。 不脱离本发明的精神和原 理的任何修改或局部替换， 均应落入本发明的范围之内。