Ein derartiger Kaskoden-MOS-Thyristor wurde bereits vor vie- len Jahren vorgeschlagen (DE-A-30 24 015) und ist in letzter Zeit erneut als"MCCT" (MOS Controlled Cascode Thyristor) zur Diskussion gestellt worden (vgl. den Bericht"1200 V MCCT : A New Concept Three Terminal MOS-Gated Thyristor"von N. Iwamu- ro, T. Iwaana, Y. Harada und Y. Seki auf der Konferenz ISPSD 97). Ein solcher Kaskoden-MOS-Thyristor ist wie auch allge- mein MOS-gesteuerte Bipolarstrukturen, wie IGBTs und MCTs (MOS Controlled Thyristor), infolge seines relativ kleinen Einschaltwiderstandes gegenüber MOSFETs bevorzugt. Bekannt- lich sollen Schalter ganz allgemein eine möglichst hohe Span- nung sperren, jedoch dann, wenn sie eingeschaltet bzw. lei- tend sind, einen möglichst geringen Widerstand aufweisen.

Fig. 8 zeigt einen Kaskoden-MOS-Thyristor als Stand der Tech- nik mit einer Hauptzelle A, einer ersten Zelle B und einer zweiten Zelle C, wobei die Zellen B und C streifenförmig auf den beiden Seiten der Zelle A angeordnet sind. Die Hauptzelle A besteht insbesondere aus einer Anodenelektrode 1, einer p- (oder p+-) leitenden Zone 2, einer n-leitenden Basiszone 3, einer p-leitenden Basiszone 5 mit einer Kante 5'und einer n- leitenden Emitterzone 9 mit einer Kante 9'. Auf der Emitter- zone 9 ist eine Isolatorschicht 8 aus beispielsweise Silizi- umdioxid angeordnet.

Die erste Zelle B weist einen Gatekontakt 10 mit einer Kante 10'aus Polysilizium, eine n+-leitende Zone 11 mit einer Kan- te 11', eine p-leitende Zone 6 mit einer Kante 6'und einen Kontakt 12 auf und bildet einen ersten IGBT.

Die zweite Zelle C weist einen Gatekontakt 13 mit einer Kante 13'aus polykristallinem Silizium, eine n'-dotierte Zone 14 mit einer Kante 14', eine p-dotierte Zone 4 mit einer Kante 4'und einen Kontakt 7 aus beispielsweise Aluminium auf und bildet einen zweiten IGBT.

Bei diesem Kaskoden-MOS-Thyristor sind also die IGBTs mit der Kathodenelektrode kontaktiert, während der Thyristor eine Ka- nalzone aufweist, jedoch keinen Kathodenkontakt hat. Der Strom wird durch Anlegen einer Gatespannung an den Kontakt 10 bzw. 13 gesteuert, um so sowohl die Kanalzone des Thyristors als auch die Kanalzone der IGBTs zu öffnen. Der Einschaltwi- derstand dieses Kaskoden-MOS-Thyristors ist relativ niedrig, während er nach Abschalten der Gate-Spannung eine hohe Span- nung zu sperren vermag.

Es ist nun Aufgabe der vorliegenden Erfindung, einen Gate- gesteuerten Thyristor zu schaffen, der sich durch einen be- sonders niedrigen Einschaltwiderstand auszeichnet.

Diese Aufgabe wird bei einem Gate-gesteuerten Thyristor nach dem Oberbegriff des Patentanspruches 1 erfindungsgemäß durch die in dessen kennzeichnendem Teil enthaltenen Merkmale ge- löst.

Vorteilhafte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.

Um einen Gate-gesteuerten-Thyristor zu schaffen, der sich durch einen besonders niedrigen Einschaltwiderstand auszeich- net, wird vorgeschlagen, bei einem Kaskoden-MOS-Thyristor der eingangs genannten Art in der Emitterzone des Thyristors eine die Ladungsträger-Rekombination erhöhende Schicht einzubet- ten. Diese Schicht kann aus einem Metall oder Silizid, wie beispielsweise Aluminium, Titansilizid usw. bestehen. Außer- dem kann neben der Hauptzelle noch eine zweite Zelle mit ei- nem MOS-Schalter verbunden sein, die mit der Hauptzelle einen FET mit einem Kanal des zweiten Leitfähigkeitstyps bildet.

Bei positiver Gatespannung (vgl. Fig. 8) ist die Thyristorka- thode geerdet, so daß der Durchlaßwiderstand extrem klein ist. Liegen 0 V oder eine negative Gatespannung an, so ist die erste Zelle als Lateral-und Vertikal-FET (Feldeffekt- transistor) abgeschaltet, während die zweite Zelle als bei- spielsweise p-Kanal-FET leitet und kein Strom fließt.

Die einzelnen Zellen können beispielsweise streifenförmig ne- beneinander angeordnet sein. Auch ist es möglich, die erste Zelle und die zweite Zelle konzentrisch um die Hauptzelle an- zuordnen. Die Abmessungen für die Zellen sind beliebig wähl- bar, wobei auch nur die erste Zelle zusammen mit der Hauptzelle vorgesehen werden kann.

Unter der ersten Zelle und der zweiten Zelle kann gegebenen- falls eine Isolatorschicht angeordnet werden, was für eine bessere Überflutung der insbesondere n-leitenden Basiszone mit Ladungsträgern und dadurch für einen noch kleineren Ein- schaltwiderstand sorgt. Diese Isolatorschicht kann gegebenen- falls teilweise bis zu der p-leitenden Basiszone des Thyri- stors bzw. der Hauptzelle reichen. In diesem Fall, wenn die Isolatorschicht die p-leitende Basiszone erreicht, sollte in dieser eine Öffnung vorhanden sein, um die Wirkung des IGBT zu steigern.

Ein Vorteil der vorliegenden Erfindung besteht darin, daß ein Gate-gesteuerter Thyristor geschaffen werden kann, dessen FETs praktisch beliebig gestaltet werden können, so daß sie an die verschiedensten Anwendungen anpaßbar sind.

Hierzu wird in den Lateral-FET mindestens ein Graben einge- bracht, in welchem eine isolierte Gate-Elektrode vorgesehen ist. Auch in den FET der zweiten Zelle ist vorteilhafterweise mindestens ein Graben mit Gate-Elektrode eingebracht.

Der erfindungsgemäße Gate-gesteuerte Thyristor ist mit übli- chen Verfahrensschritten einfach herstellbar und hinsichtlich seiner Leitfähigkeit sogar dem bestehenden Kaskoden-MOS- Thyristor überlegen, da seine durch die Gräben gebildeten Seitenwand-FETs eine große Kanalfläche haben.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher erläutert. Es zeigen : Fig. 1 einen Schnitt durch ein erstes Ausführungs- beispiel des erfindungsgemäßen Thyristors, Fig. 2 einen Schnitt durch ein zweites Ausführungs- beispiel des erfindungsgemäßen Thyristors, Fig. 3 ein Ersatzschaltbild zu dem Thyristor, Fig. 4 einen Schnitt durch ein drittes Ausführungs- beispiel des erfindungsgemäßen Thyristors, Fig. 5 einen Schnitt durch ein viertes Ausführungs- beispiel des erfindungsgemäßen Thyristors,

Fig. 6 eine schematische Draufsicht auf die Graben- struktur, Fig. 7 ein vereinfachtes Prinzipschaltbild der bei- den FETs des Thyristors und Fig. 8 einen Schnitt durch einen herkömmlichen Kas- koden-MOS-Thyristor.

In den Figuren werden für einander entsprechende Bauteile die gleichen Bezugszeichen verwendet.

Die Fig. 8 ist bereits eingangs erläutert worden.

Fig. 1 zeigt nun ein erstes Ausführungsbeispiel der vorlie- genden Erfindung mit einem Gate-gesteuerten Thyristor, der einen sehr kleinen Einschaltwiderstand besitzt. Hierzu ist in der n-leitenden Emitterzone 9 eine die Ladungsträger- Rekombination erhöhende Schicht 15 aus einem Metall oder Si- lizid, wie beispielsweise Aluminium oder Titansilizid, ange- ordnet. Gegebenenfalls können hierfür auch andere Silizide oder allgemein Materialien gewählt werden, die die Rekombina- tionsrate der Ladungstrager erhöhen.

Im übrigen ist der Gate-gesteuerte Thyristor in ähnlicher Weise aufgebaut wie der Thyristor von Fig. 8, wobei aller- dings der IGBT in der zweiten Zelle C keine n+-dotierte Zone 14 hat, so daß hier auch die Kante 14'entfällt.

Die Zelle B ist also eine normale IGBT-Source-Zelle mit der nT-dotierten Zone 11 in der eine Wanne bildenden p-dotierten Zone 6. Die zweite Zelle C weist, wie bereits erläutert, in der p-dotierten Zone 4 keine n'-dotierte Zone auf.

Die erste Zelle B und die Hauptzelle A bilden somit einen n-Kanal-Lateral-FET, während die zweite Zelle C und die Hauptzelle A einen p-Kanal-FET darstellen.

Die epitaktisch aufgewachsene n-leitende Basiszone 3 und/oder die gesamte Struktur kann ganz oder teilweise mit einem Le- bensdauer-Killer, wie Gold, Platin oder durch Bestrahlung er- zeugten Kristallfehlern, dotiert sein.

Erfindungsgemäß sind in die Lateral-FETs mit isolierten Gate- Elektroden gefüllte Graben (trench) 20 eingebracht, wie dies aus der Draufsicht von Fig. 6 zu ersehen ist ; diese Graben 20, die im Abstand voneinander senkrecht zur Zeichenebene von Fig. 1 angeordnet sind, lassen eine praktisch beliebige Ge- staltung der beiden FETs (vgl. Fig. 7) zu und sorgen für eine große Kanalfläche. Es sei angemerkt, daß die Kante 14' (in Fig. 6 strichliert gezeigt) nur dann vorhanden ist, wenn in der Schicht 4 noch wie in Fig. 8 zusätzlich die Schicht 14 eingebracht ist.

In einem anderen Ausführungsbeispiel der Erfindung kann un- terhalb der beiden Zellen B und C, also unterhalb der p- leitenden Zonen 6 bzw. 4 noch eine Isolatorschicht 16 vorge- sehen sein, die aber nicht bis zu der p-leitenden Basiszone 5 reicht, wie dies in Fig. 2 dargestellt ist. Diese Isolator- schicht 16 sorgt für eine noch bessere"Überflutung"der n-leitenden Zone 3 mit Ladungsträgern, was den Einschaltwi- derstand weiter erniedrigt. Die"gestrichenen"Bezugszeichen für die jeweiligen Kanten sind in den Fig. 4 und 5 der besse- ren Übersichtlichkeit wegen teilweise weggelassen.

In einem weiteren Ausführungsbeispiel der Erfindung, das in Fig. 4 gezeigt ist, können die Isolatorschichten 16 bis zu der p-leitenden Basiszone 5 reichen und diese teilweise sogar überdecken. In diesem Fall sollte aber in der p-Basiszone 5

eine Öffnung 17 vorhanden-sein, um die IGBT-Wirkung der Hauptzelle A zu erreichen. Sogenannte Zwischenzonen 19 sind relativ schwach dotiert und entweder n-oder p-leitend.

Fig. 5 zeigt ein weiteres Ausführungsbeispiel des erfindungs- gemäßen Gate-gesteuerten Thyristors, bei dem eine Metall- schicht 18 oberhalb der n'-leitenden Emitterzone 9 auf der Schicht 15 vorgesehen ist.

Ein Ersatzschaltbild für den Gate-gesteuerten Thyristor der obigen Ausführungsbeispiele ist in Fig. 3 dargestellt. Bei positiver Gatespannung an Gate G ist die Thyristorkathode ge- erdet, so daß der Durchlaßwiderstand niedrig ist. Liegen aber 0 V oder eine negative Spannung an Gate G so ist die erste Zelle B als Lateral-und Vertikal-FET abgeschaltet, während die zweite Zelle C als p-Kanal-FET leitet und kein Strom fließt.

Der Graben 20 ist in üblicher Weise mit einer isolierten Ga- te-Elektrode"gefüllt"wozu geeignete Materialien (z. B. Poly- Silizium als Gateelektrode, SiO2 als Gateisolator usw.) her- angezogen werden können. Dadurch wirkt die Seitenwand des Grabens 20 als Kanalgebiet eines MOSFETs.

Die Erfindung ermöglicht also einen Gate-gesteuerten Thyri- stor, der einen extrem niedrigen Einschaltwiderstand besitzt und dennoch hohe Spannungen zu sperren vermag.

Bezugszeichenliste 1 Anodenelektrode 2 p-Zone 3 n-Zone 4 p-Zone 4'Kante der Zone 4 5 p-Basiszone 5'Kante der Basiszone 5 6 p-Zone 6'Kante der Zone 6 7 Kontakt 8 Isolierschicht 9 Emitterzone 9'Kante der Emitterzone 9 10 Gatekontakt 10'Kante des Gatekontakts 10 11 n+-Zone 11'Kante der Zone 11 12 Kontakt 13 Kontakt 13'Kante des Kontakts 13 14 n+-Zone 14'Kante der Zone 14 15 Schicht 16 Isolierschicht <BR> <BR> <BR> 17 Öffnung<BR> <BR> <BR> <BR> 18 Metallschicht 19 Zwischenzone 20 Graben

A Hauptzelle B Erste Zelle C Zweite Zelle G Gate-Elektrode D Drain-Elektrode V-FET Vertikal-FET