Eine solche Teilschaltung ist beispielsweise durch ein CMOS- NOR-Gatter gegeben, wie es in den meisten auf einem Halblei- terchip integrierten CMOS-Halbleiterschaltungen implementiert ist. Bei einem solchen CMOS-NOR-Gatter ist der Pull-Up-Zweig mit zwei in Serie geschalteten PMOS-Transistoren und der Pull-Down-Zweig mit zwei parallel geschalteten NMOS- Transistoren gebildet. Dabei sind die Gateanschlüsse jeweils eines PMOS-und eines NMOS-Transistors zusammengeschaltet und bilden je einen Eingangsanschluß. Der freie Anschluß des Pull-Up-Zweigs ist mit dem Versorgungsspannungsanschluß des Halbleiterchips verbunden und der freie Anschluß des Pull- Down-Zweigs mit dem Masseanschluß des Halbleiterchips.

Integrierte Halbleiterschaltungen werden üblicherweise nach ihrer Herstellung auf einwandfreie Funktion getestet. Hierbei werden in erster Linie Tests hinsichtlich der logischen Funk- tion durchgeführt. Wenn bei einer Teilschaltung, wie sie oben beschrieben wurde, jedoch der mit der Versorgungsspannung verbundene PMOS-Transistor kurzgeschlossen ist und damit der andere PMOS-Transistor quasi direkt mit der Versorgungsspan- nung verbunden ist, ist keine logische Fehlfunktion erkenn- bar, obwohl bei einer bestimmten Konstellation der Ein- gangspegel der Teilschaltung sowohl der Pull-Up-als auch der Pull-Down-Zweig leitend geschaltet ist. Aufgrund der höheren Stromergiebigkeit der NMOS-Transistoren wird der Ausgangsan-

schluß der Teilschaltung trotzdem auf Massepotential gezogen, jedoch fließt ein Querstrom vom Versorgungspotentialanschluß zum Masseanschluß, der zu einer Erhöhung der Verlustleistung der integrierten Halbleiterschaltung führt.

Dieser Querstrom kann zwar durch eine Ruhestrommessung fest- gestellt werden, allerdings verlängert eine solche Messung die Testzeit und führt damit zu einer Erhöhung der Herstell-. kosten.

Der Erfindung liegt also die Aufgabe zugrunde, eine inte- grierte Halbleiterschaltung mit gattungsgemäßer Teilschaltung anzugeben, bei der Fehler der genannten Art bereits beim Te- sten der logischen Funktion festgestellt werden können.

Die Aufgabe wird durch eine integrierte Halbleiterschaltung gemäß Anspruch 1 gelöst. Vorteilhafte Weiterbildungen sind in den Unteransprüchen angegeben.

Gemäß der Erfindung wird die Stromergiebigkeit der Elemente des Pull-Up-und des Pull-Down-Zweigs so eingestellt, daß die Stromergiebigkeit des Pull-Down-Zweigs geringer als die des Pull-Up-Zweigs ist. Auf diese Weise ist sichergestellt, daß bei durchgeschaltetem Pull-Up-und Pull-Down-Zweig der Aus- gang der Teilschaltung auf Versorgungsspannungspotential ge- zogen wird und damit im geschilderten Beispiel eines NOR- Gatters ein Fehler in der Logik detektiert werden kann.

Die Stromergiebigkeiten des Pull-Up-und des Pull-Down-Zweigs können durch Erhöhen der Stromergiebigkeit der PMOS- Transistoren bzw. durch Verringern der Stromergiebigkeit der NMOS-Transistoren geeignet eingestellt werden. In vorteilhaf- ter Weise wird die Stromergiebigkeit jedoch durch Einfügen eines Strombegrenzungsglieds in den Pull-Down-Zweig insbeson- dere zwischen den Ausgangsanschluß der Teilschaltung und die NMOS-Transistoren des Pull-Down-Zweigs geeignet eingestellt.

Das Strombegrenzungsglied kann ein einfacher Widerstand sein, ist in vorteilhafter Weise jedoch mit einem leitend geschal- teten PMOS-Transistor gebildet. Der PMOS-Transistor kann da- bei als Diode geschaltet sein, sein Gateanschluß kann aber auch als Steueranschluß verwendet werden, um den PMOS-Tran- sistor als steuerbaren Widerstand einzusetzen.

Das Strombegrenzungsglied sollte nicht zu hochohmig gewählt werden, da sonst das für den Pull-Up-Zweig geschilderte Pro- blem im Pull-Down-Zweig auftritt, das heißt, daß ein Kurz- schluß eines der NMOS-Transistoren nicht durch logische Tests erkannt werden könnte.

Die Erfindung wird nachfolgend anhand eines Ausführungsbei- spiels mit Hilfe einer Figur näher erläutert. Dabei zeigt die Figur ein CMOS-NOR-Gatter mit erfindungsgemäßem Strombe- grenzungsglied.

Bei den in der Figur dargestellten CMOS-NOR-Gatter ist der aus zwei in Serie geschalteten PMOS-Transistoren T1, T2 be- stehende Pull-Up-Zweig zwischen dem Versorgungsspannungsan- schluß Vdd und dem Ausgangsanschluß A des NOR-Gatters ange- ordnet. Der Pull-Up-Zweig, der aus einem als Diode geschalte- ten und als Strombegrenzungsglied fungierenden PMOS-Tran- sistor T5 und zwei parallel geschalteten NMOS-Transistoren T3, T4, die zum PMOS-Transistor T5 in Serie geschaltet sind, besteht ist zwischen dem Ausgangsanschluß A und dem Massean- schluß Vss des NOR-Gatters angeordnet. Ein erster Eingangsan- schluß E1 des NOR-Gatters ist mit dem Gateanschluß des einen PMOS-Transistors Tl und dem Gateanschluß des einen NMOS- Transistors T4 verbunden. Ein zweiter Eingangsanschluß E2 ist mit dem Gateanschluß des anderen PMOS-Transistors T2 und dem Gateanschluß des anderen NMOS-Transistors T3 verbunden. Der Verbindungspunkt der beiden PMOS-Transistoren T1 und T2 ist mit S gekennnzeichnet.

Wenn nun an diesem Punkt S eine Störung, beispielsweise ein Kurzschluß mit dem Versorgungsspannungsanschluß Vdd vorliegt, so sind im Fall, wenn am ersten Eingang E1 ein logischer High-Pegel und am zweiten Eingang E2 ein logischer Low-Pegel anliegt, sowohl der PMOS-Transistor T2 als auch der NMOS- Transistor T4 durchgeschaltet. Aufgrund des Kurzschlusses des Punktes S zum Versorgungsspannungsanschluß Vdd wären sowohl der Pull-Up-als auch der Pull-Down-Zweig leitend und es wür- de ein Querstrom vom Versorgungsspannungsanschluß Vdd zum Masseanschluß Vss fließen. Trotzdem wäre bei einem herkömmli- chen CMOS-NOR-Gatter aufgrund der größeren Stromergiebigkeit der NMOS-Transistoren der Ausgangsanschluß A zum Massepoten- tial gezogen.

Um dies zu verhindern, ist in erfindungsgemäßer Weise der als Strombegrenzungsglied fungierende PMOS-Transistor T5 zwischen dem Ausgangsanschluß A und den NMOS-Transistoren T3, T4 ange- ordnet, um die Stromergiebigkeit des Pull-Down-Zweigs zu ver- ringern und auf diese Weise dafür zu sorgen, daß bei der oben geschilderten Eingangspegelkonstellation der Ausgangsanschluß A zum Versorgungsspannungspotential gezogen wird und somit bei einem Funktionstest eine logische Fehlfunktion detektiert werden kann.

Ergänzend wird angemerkt, daß der als Strombegrenzungsglied fungierende PMOS-Transistor T5 alternativ auch zwischen den NMOS-Transistoren T3, T4 und dem Masseanschluß Vss angeordnet sein kann.

Die Erfindung ist nicht auf das dargestellte NOR-Gatter be- schränkt, sondern läßt sich bei allen Teilschaltungen einer integrierten Halbleiterschaltung anwenden, bei der aufgrund der Serienschaltung zweier PMOS-Transistoren in einem Pull- Up-Zweig ein Fehler am Verbindungspunkt der beiden PMOS- Transistoren zwar zu einem Querstrom, jedoch nicht zu einer logischen Fehlfunktion führt.