本申请要求了 2012年 7月 3 日提交的、 申请号为 201210229309.9、 发明名称为

"半导体器件制造方法"的中国专利申请的优� ��权， 其全部内容通过引用结合在本申 请中。 技术领域

本发明涉及半导体集成电路制造领域， 更具体地， 涉及一种侧墙刻蚀方法。 背景技术

在超大规模集成电路制造中， 在轻掺杂漏 (LDD)注入工艺之前需要制作介质侧墙 ( spacer), 防止更大剂量的源漏注入过于接近沟道而导致 源漏穿通， 从而造成器件失 效及良率降低。

当前应用于主流 65nm甚至 45nm侧墙制作工艺为：在轻掺杂漏 (LDD)注入工艺之 前,首先沉积或热生长一层二氧化硅薄膜， 如采用快速热氧化法（RTO)生长 30A左右 的二氧化硅， 作为随后的刻蚀阻挡层， 以保护衬底特别是源漏区靠近沟道区的界面处 不受损伤， 以避免缺陷密度增大； 再沉积一层良好共形性的氮化硅薄膜， 包围在多晶 硅栅极周围。 最后， 采用等离子体刻蚀去掉衬底上及栅极上的氮化 硅薄膜， 停止在下 面的氧化层上， 形成侧墙。

另一方面， 依据摩尔定律， 随着器件关键尺寸的持续微缩， 传统的栅氧 /多晶硅栅 结构越来越无法满足先进逻辑器件的要求， 逐渐为高 K-金属栅结构所取代。 并且， 由 于后栅工艺可以控制热效应及对阀值电压的良 好控制， 逐渐成为主流工艺， 引出了许 多新的工艺难点及挑战。 对于第一道侧墙而言， 如果仍然采用传统的二氧化硅结合氮 化硅的技术， 由于氮化硅会和高 K发生反应， 将引起 K值降低， 从而增大有效氧化 层厚度。 随之导致的结果是栅控能力降低， 器件开关比不够理想。 另外， 栅的高度也 要降低， 以满足 CMOS制造技术带来的金属栅填充的挑战。 为使金属填充完全， 需要 降低栅条的深宽比。 而且， 由于栅间距的逐渐缩小， 都使得第一道侧墙的厚度要持续 降低。 为了精确控制刻蚀工艺的重复性、 可靠性及稳定性， 必须降低刻蚀速率以满足 刻蚀工艺日益增加的挑战， 这往往使得侧墙刻蚀速率的均匀性变差。 特别地， 当前的 侧墙刻蚀技术一般基于 Ar基气体， 在纳米级器件条件下， 易于造成对衬底的损伤。 发明内容

有鉴于此， 本发明的目的在于提供一种创新性的侧墙刻蚀 方法， 避免损伤衬底的 同时还能有效降低 EoT、 提高栅控能力以及驱动电流。

实现本发明的上述目的， 是通过提供一种半导体器件制造方法， 包括： 在衬底上 形成栅极堆叠结构； 在衬底以及栅极堆叠结构上沉积介质材料层； 执行主刻蚀， 刻蚀 介质材料层形成侧墙， 并在衬底上留有介质材料层的残留； 执行过刻蚀， 去除介质材 料层的残留。

其中， 栅极堆叠结构包括栅氧化层与栅电极层， 栅氧化层包括二氧化硅、 氮氧化 硅、 高 K材料， 栅电极层包括多晶硅、 非晶硅、 金属栅。

其中， 介质材料层为氮化硅， 采用 LPCVD或 PECVD的方法沉积形成。

其中， 主刻蚀和 /或过刻蚀的刻蚀气体包括氟基气体、 氧化性气体以及氦基气体。 其中， 在主刻蚀过程中， 调节电极功率、 腔体压力和反应气体流量比例， 增强各 向异性， 形成陡直的侧墙。

其中， 在过刻蚀过程中， 调节极功率、 腔体压力和反应气体流量比例， 获得介质 材料层对衬底的高选择比。

其中， 选择比大于 10: 1。

其中， 氟基气体包括碳氟基气体、 F ₃ 。

其中， 主刻蚀的氟基气体包括 CF ₄ 、 CHF ₃ 、 CH ₂ F ₂ 。

其中， 过刻蚀的氟基气体包括 CF ₄ 、 CH ₃ F、 CH ₂ F ₂ 。

其中， 氧化性气体包括 0 ₂ 。

其中， 氦基气体包括氦气、 氦气与氩气的混合物。

其中， 在主刻蚀过程中， 通过反应物以及生成物的谱线变化， 自动触发终点检测 系统， 结束主刻蚀而进入过刻蚀。

其中， 在主刻蚀过程中， 通过刻蚀速率计算所需的刻蚀时间直到接近衬 底表面， 结束主刻蚀而进入过刻蚀。

其中， 主刻蚀和 /或过刻蚀采用基于 CCP或者 ICP模式的刻蚀设备。

进一步包括： 以侧墙为掩模，在两侧离子注入形成源漏区； 去除假栅极堆叠结构， 形成栅极沟槽;在栅极沟槽中填充高 k材料的栅极绝缘层以及金属材料的栅极导电� �， 形成高 k-金属栅极结构。

依照本发明的半导体器件制造方法， 不采用氧化硅的刻蚀阻挡层， 而是采用含氦 气的刻蚀气体进行两步刻蚀， 降低对衬底的损伤的同时还降低了工艺复杂性 ， 此外还 能优化阀值电压、 有效降低 EoT、 提高栅控能力以及驱动电流。 附图说明

以下参照附图来详细说明本发明的技术方案， 其中：

图 1至图 4为依照本发明的半导体器件制造方法各步骤� �剖面示意图； 以及 图 5为依照本发明的半导体器件制造方法的流程� �。 具体实施方式

以下参照附图并结合示意性的实施例来详细说 明本发明技术方案的特征及其技 术效果。 需要指出的是， 类似的附图标记表示类似的结构， 本申请中所用的术语 "第 一"、 "第二"、 "上"、 "下"、 "厚"、 "薄"等等可用于修饰各种器件结构。 这些修饰除 非特别说明并非暗示所修饰器件结构的空间、 次序或层级关系。

参照图 5以及图 1， 在 S501 , 在衬底上形成栅极堆叠结构， 可以是前栅工艺的栅极 堆叠结构， 也可以是后栅工艺的假栅极堆叠结构。 提供衬底 1， 其可以是体 Si、 SOI、 体 Ge、 GeOI 、 SiGe、 GeSb, 也可以是 III- V族或者 II- VI族化合物半导体衬底， 例如 GaAs、 GaN、 InP、 InSb等等。 为了与现有的 CMOS工艺兼容以应用于大规模数字集成 电路制造， 衬底 1优选地为体 Si或者 SOI。 在衬底 1上通过 LPCVD、 PECVD、 热氧化等 沉积方法形成较薄的栅氧化层 2， 例如为薄 Si0 ₂ 层， 其厚度例如 l-5nm， 用于在稍后的 后栅工艺去除假栅极时保护衬底。 在栅氧化层 2上通过 LPCVD、 扩散炉管等方法制备 假栅极层 3， 其材质例如为多晶硅、 非晶硅。 随后采用光刻 /刻蚀工艺图形化假栅极层 3

(优选地以及栅氧化层 2)，形成假栅极堆叠结构。刻蚀工艺可以包括� ��离子体刻蚀（采 用 Ar等惰性离子）、 反应离子刻蚀 （RIE， 采用氟基气体）、 或者各向异性的湿法腐蚀

(例如 TMAH腐蚀液刻蚀 Si材质、 HF基腐蚀液刻蚀 SiO材质）， 刻蚀停止点可以在栅氧 化层 2与假栅极层 3的界面处， 也可以稍微过刻蚀直至暴露衬底 1。 假栅极堆叠 2/3的布 图不限于图 1所示的单个线条， 而是可以依照版图设计需要为多个平行或者局 部相交 的线条， 具体地对应于以后将要形成的 MOSFET的栅极位置处。 假栅极堆叠结构的侧 面基本是陡直的， 也即假栅极堆叠结构与衬底之间的夹角基本等 于 90度 （例如在 90度 ±2.5度范围内）。

参照图 5以及图 2， 在 S502, 在假栅极堆叠结构上沉积介质材料。 如果图 1中未刻 蚀栅氧化层 2， 则优选地先采用 HF基湿法腐蚀去除假栅极堆叠之外的栅氧化层 2。然后 采用 LPCVD、 PECVD等常规沉积方法在整个衬底 （晶片） 上形成均匀厚度的介质材 料 4， 介质材料 4可以是氮化硅、 氮氧化硅、 类金刚石无定形碳等材质较硬且与之前沉 积的各个材料具有较高刻蚀选择比的材质， 除了用作栅极侧壁绝缘隔离之外还可以进 一步为沟道区提供应力以增强器件驱动能力。 优选地， 通过 PECVD沉积氮化硅薄膜。 介质材料 4的层如图 2所示与假栅极堆叠结构共型， 并且与之前的传统技术不同之处在 于， 介质材料 4与假栅极堆叠结构之间并未包含任何氧化物� �层， 不会增大后栅工艺 器件的 EoT， 因此避免了驱动能力下降。 介质材料 4的厚度例如为 20-40nm。

参照图 5以及图 3， 在 S503 , 执行主刻蚀， 各向异性刻蚀介质材料， 得到侧墙 4A。 例如采用等离子体刻蚀系统、 基于 CCP或者 ICP模式的刻蚀设备， 调整电极的功率、 腔体的压力和反应气体的流量比例， 增强各向异性刻蚀， 使得假栅极堆叠结构顶部的 介质材料完全被去除、假栅极堆叠结构侧壁的 介质材料基本保留而构成侧墙 4A、而有 源区中衬底表面仅留下少量的介质材料的残余 4B。刻蚀气体主要包括氟基气体， 如碳 氟基气体， 此外还可以使用 F ₃ 、 SF ₆ 等。 为了实现陡直的刻蚀形貌， 需要优化碳氟基 气体的自由基及离子比例， 并且需要调节聚合物量。 本发明碳氟基气体可以包括 CF ₄ 、 CHF ₃ 、 CH ₃ F、 CH ₂ F ₂ 。 优选地， 结合氧化性气体 0 ₂ 、 CO去除聚合物量。 在实施例中， 主刻蚀的刻蚀气体为 CF ₄ 与 CHF ₃ 、 或 CF ₄ 与 CH ₂ F ₂ 、 或仅为 CHF ₃ ， 氧化气体为 0 ₂ 。

此外， 为了精确控制刻蚀工艺的重复性、 可靠性及稳定性， 必须降低刻蚀速率。 现有技术往往添加 Ar作为稀释剂来降低刻蚀速率。 然而由于氩气原子量大， 动量大， 对衬底的轰击明显。 对于纳米级器件来讲， 较易造成对下层材料的损伤， 尤其当多晶 硅栅极上的氧化硅衬层极薄的情况下， 氧等离子体易于穿透薄氧化层而与衬底反应， 造成大的硅损失值。 因此， 本发明的刻蚀气体成分中除了主要的氟基气体 （和 /或氧化 性气体）之外， 还引入了氦基气体， 例如氦气、 氦气 /氩气混合物， 可以明显降低对衬 底的损伤。 另外， 由于氦气原子量小， 碰撞截面小， 因此单纯的氦气较难获得稳定的 等子体， 可用优选地采用氦气与氩气结合， 使得易于在腔体内形成分散更均匀的等离 子体， 提升刻蚀均匀性， 也即氦基气体优选地为氦气与氩气的混合物。

当刻蚀到下面的硅衬底 1表面时， 通过反应物及生成物的谱线变化， 自动触发终 点检测系统， 停止主刻蚀步骤， 然后迅速转变到下一步骤的过刻蚀。 此外， 还可以通 过刻蚀速率计算所需的刻蚀时间直到接近半导 致硅衬底表面， 以实现无底脚（footing) 的陡直形貌， 然后进入下一步过刻蚀。侧墙 4A的宽度基本等于原始介质材料 4的厚度， 或者减小的比例不大于 10 %， 宽度具体地可以为 20-40nm; 而介质材料留在衬底 1表面 的残余 4B的厚度远小于原始介质材料 4的厚度， 例如小于原厚度的 20 %， 具体可以为 3-5nm。 侧墙 4A基本是陡直的， 也即侧墙 4A与衬底 1的夹角优选为 90度。 特别地， 在 侧墙 4A与衬底 1交接处， 由于刻蚀停止条件的选择， 拐角处可以基本或者完全没有介 质材料 4残余， 也即此处局部的介质材料厚度可以为 0。

参照图 5以及图 4， 在 S504, 执行过刻蚀， 去除残余的介质材料。 在主刻蚀获得陡 直侧墙 4A形貌的基础上，需要去除整个晶片上残余的� ��质材料薄膜 4B。由于介质材料 4薄膜沉积的厚度在整个晶片上有差异， 需要增加一定比例的过刻蚀。 为了降低对衬 底硅的损伤， 必然要求介质材料 4对衬底 1的硅具有高的选择比， 从而提升器件性能。 例如采用等离子体刻蚀系统、 基于 CCP或者 ICP模式的刻蚀设备。 介质材料 4 (例如氮 化硅） 对衬底硅选择比的获得， 主要依赖于反应气体的流量及其比例。 与图 3所示的 主刻蚀类似， 图 4所示的过刻蚀主要采用氟基气体（与图 3所示步骤相同，采用氟代烃， 优选地包括 CF ₄ 、 CH ₂ F ₂ 、 CH ₃ F) 并结合氧化性气体 （与前述相同， 优选 0 ₂ ) 以及氦 基气体 （作为稀释剂）， 通过调节电极的功率、 腔体的压力和反应气体的流量比例， 以获得 10: 1以上的高选择比 （更优选地为 15: 1以上）， 从而实现对半导体衬底有较小的 损伤 。在一个实施例中，过刻蚀的刻蚀气体为 CF ₄ 与 CH ₃ F、或 CF ₄ 与 CH ₂ F ₂ 或仅为 CH ₃ F， 氧化气体为 0 ₂ 。 根据负载状况可以增加一定程度的过刻蚀 （视需要而定）。

由于刻蚀设备制造厂商众多， 其腔体设计亦有所不同， 但基于的原理是一样的。 这里， 以 LAM Exelan Hpt机台为基础， 上述主刻蚀与过刻蚀推荐的工艺参数如下表 1 所示：

表 1 条 压力 / 而 LF/ CF ₄ / CHF ₃ / CH ₃ F/ 0 ₂ / Ail He/ 件 mtorr W W sccm sccm sccm sccm sccm sccm 主

刻 100-150 100-300 0-200 3-20 15-30 5-25 200-800 400-1200 蚀

过

刻 100-200 100-300 0-100 3-10 10-50 10-100 200-800 400-1200 蚀 其中 HF、 LF分别代表高频和低频功率。 表 1中仅给出了几种具体的刻蚀气体以及 参数， 但是也可以选用本说明书以上列出的其他气体 并合理调整参数范围， 只要能使 得过刻蚀步骤中获得足够高的选择比 （例如 15: 1以上）。

由此， 最终形成了侧墙。 之后可以参照后栅工艺， 以侧墙为掩模进行源漏离子注 入掺杂形成源漏区， 在源漏区上 /中形成金属硅化物以降低源漏电阻， 在整个晶片上沉 积层间介质层， 干法刻蚀或者腐蚀去除假栅极堆叠形成栅极沟 槽， 在栅极沟槽中依次 沉积高 k材料的栅极绝缘层、 以及金属材质的栅极导电层， 刻蚀层间介质层直至暴露 源漏区和 /或金属硅化物形成源漏接触孔，在源漏接触� �中沉积填充金属材料形成源漏 接触塞。

依照本发明的半导体器件制造方法， 不采用氧化硅的刻蚀阻挡层， 而是采用含氦 气的刻蚀气体进行两步刻蚀， 降低对衬底的损伤的同时还降低了工艺复杂性 ， 此外还 能优化阀值电压、 有效降低 EoT、 提高栅控能力以及驱动电流。

尽管已参照一个或多个示例性实施例说明本发 明， 本领域技术人员可以知晓无需 脱离本发明范围而对形成器件结构的方法做出 各种合适的改变和等价方式。 此外， 由 所公开的教导可做出许多可能适于特定情形或 材料的修改而不脱离本发明范围。 因 此， 本发明的目的不在于限定在作为用于实现本发 明的最佳实施方式而公开的特定实 施例， 而所公开的器件结构及其制造方法将包括落入 本发明范围内的所有实施例。