Beschreibung

Titel

Verfahren zur Adressierung von hardwareabhängig kaskadierten Teilnehmern einer

Schaltungsanordnung

Die Erfindung betrifft ein Verfahren zur Adressierung von hardwareabhängig kaskadierten Teilnehmern einer Schaltungsanordnung, eine Schaltungsanordnung, ein Computerprogramm und ein Computerprogrammprodukt

Stand der Technik

Integrierte elektronische Schaltungen bzw. Schaltkreise (integrated circuits, ICs) in Schaltungsanordnungen, die in der Regel in Steuergeräten verwendet werden, weisen mindestens eine serielle periphere Schnittstelle (serial peripheral interface, SPI) als Anbindungen zu mindestens einem anderen Modul auf. In der Regel benötigt fast jeder Schaltkreis als SPI-Bus-Teilnehmer einen separaten Chip-Select- (Slave-Select)- Anschluss, wodurch eine Verwendung von integrierten Schaltkreisen eingeschränkt wird. Es sind jedoch integrierte Schaltkreise der Robert Bosch GmbH bekannt, z.B. CY310, CY315, CJ945, CJ125, die ein sogenanntes "Address space Splitting" bzw. eine Adressvergabe mit einem gemeinsamen Chip-Select-Signal erlauben. Allerdings wird dieses "Address space Splitting" schon während eines Herstellungsprozesses der Schaltkreise festgelegt. Da die Komplexität in Steuergeräten immer mehr zunimmt, ist die Anzahl der Chip- bzw. Slave-Select-Signale, die von integrierten Schaltkreisen bereitgestellt werden, die z. B. als Microcontroller ausgebildet sind, oft nicht ausreichend.

In der Druckschrift DE 100 36 367 Al ist ein Verfahren zur Ansteuerung von Peripherieelementen beschrieben. Dabei weist ein Prozessorbaustein eine vorgegebene Anzahl an Auswahlschnittstellen auf. Es ist vorgesehen, dass ein Coprozessor mit Eingangsschnittstellen und Ausgangsschnittstellen die Peripherieelemente abhängig von

einer Zuordnung von Signalen an seinen Eingangsschnittstellen zu Signalen an seinen Ausgangsschnittstellen ansteuert.

Ein Verfahren zur Steuerung von Betriebsabläufen ist in der Druckschrift DE 100 36 643 B4 beschrieben. Hierbei werden Peripherieelemente durch einen Prozessorbaustein mit einer vorgegebenen Anzahl von Auswahlschnittstellen durch Auswahlsignale, die über diese Auswahlschnittstellen ausgegebene werden, ausgewählt. Zu diesen Peripherieelementen werden Instruktionen über wenigstens eine Informationsschnittstelle des Prozessorbausteins übertragen. Diesen Instruktionen werden Auswahlkennungen zugeordnet. Die Instruktionen werden mit den zugeordneten Auswahlkennungen übertragen, wobei die Auswahl eines Peripherieelementes durch ein Auswahlsignal und eine Auswahlkennung erfolgt.

Offenbarung der Erfindung

Die Erfindung betrifft ein Verfahren zur Adressierung von hardwareabhängig kaskadier- ten Teilnehmern einer Schaltungsanordnung. Es ist vorgesehen, dass in der Schaltungsanordnung jeder Teilnehmer an zwei Abschnitten einer Zusatzleitungen angeschlossen ist und zwei benachbarte Teilnehmer über jeweils einen Abschnitt der Zu- satzleitung miteinander verbunden sind. Bei der Adressierung werden sämtliche Teilnehmer mittels eines kaskadierbaren Freigabesignals, das über die Zusatzleitung ü- bermittelt wird, nacheinander adressiert.

Es ist üblicherweise vorgesehen, dass bei der Adressierung ein erster, vorhergehender Teilnehmer vor einem zweiten, nachfolgenden Teilnehmer adressiert wird. Hierzu wird das kaskadierbare Freigabesignal entlang der Zusatzleitung nach der Adressierung des vorhergehenden Teilnehmers und vor der Adressierung des nachfolgenden Teilnehmers zwischen einem jeweiligen Abschnitt der Zusatzleitung, die den vorhergehenden Teilnehmer und den nachfolgenden Teilnehmer verbindet, übermittelt. Dabei wird ein Zustand des vorhergehenden Teilnehmers durch das kaskadierbare Freigabesignal, wenn das Freigabesignal als Eingangssignal in den nachfolgenden Teilnehmer eintritt, beeinflusst. Dies kann bedeuten, dass der vorhergehende Teilnehmer durch das Eingangssignal freigegeben bzw. aktiviert oder rückgesetzt bzw. deaktiviert wird. Ein Zustand des nachfolgenden Teilnehmers wird ebenfalls durch das kaskadierbare Freiga-

besignal beeinflusst, wenn das Freigabesignal den vorhergehen Teilnehmer als Ausgangssignal verlässt bzw. aus diesem austritt. Dadurch wird der nachfolgende Teilnehmer freigegeben bzw. aktiviert oder gesperrt bzw. deaktiviert.

In Ausgestaltung der Erfindung wird insbesondere ein jeweils aktuell zu adressierender Teilnehmer vor einer Adressierung durch das kaskadierbare Freigabesignal freigegeben. Nach der Adressierung muss dieser Teilnehmer verriegelt werden. Durch eine derartige Verriegelung des aktuell adressierten Teilnehmers ist es möglich, eine Freigabe eines nachfolgenden Teilnehmers zu bewirken. Durch Verwendung des einen kaskadierbaren Freigabesignals ist sicherzustellen, dass entlang der Kaskade immer nur ein Teilnehmer aktiviert und somit zur Adressierung freigegeben ist, alle anderen Teilnehmer sind dann jeweils deaktiviert und somit nicht adressierbar.

Jeder Teilnehmer ist über zwei Schnittstellen mit den jeweils zwei Abschnitten der Zu- satzleitung verbunden, eine erste Schnittstelle kann dabei als Eingangsschnittstelle für einen eingehenden Abschnitt der Zusatzleitung und eine zweite Schnittstelle als Ausgangsschnittstelle für einen ausgehenden Abschnitt der Zusatzleitung ausgebildet sein. In Ausgestaltung des erfindungsgemäßen Verfahrens wird bei jeweils einem Teilnehmer vor der Adressierung die Eingangsschnittstelle aktiviert und die Ausgangsschnitt- stelle deaktiviert. Nach der Adressierung wird die Ausgangsschnittstelle aktiviert. Dabei kann durch Aktivierung der Ausgangsschnittstelle des aktuell adressierten Teilnehmers ein diesem Teilnehmer nachfolgend zu adressierender Teilnehmer zur Adressierung freigegeben werden.

Das Verfahren ist bspw. nach einem Rücksetzen oder Neustart der Schaltungsanordnung durchführbar. Dabei wird jedem Teilnehmer zunächst dieselbe Initialisierungsadresse zugeordnet, die bspw. den Wert Null hat.

Um Mehrfachvergaben von Adressen zu vermeiden, wird für den aktuell zu adressie- renden Teilnehmer optional überprüft, ob die für diesen Teilnehmer vorgesehene Adresse bereits vergeben ist. Falls diese Adresse bereits vergeben ist, wird der Teilnehmer, der die Adresse bereits besitzt, durch das Wegnehmen des Freigabesignals den Nachfolgeabschnitt der Kaskade zurücksetzen.

- A -

Die erfindungsgemäße Schaltungsanordnung weist mehrere hardwareabhängig kaska- dierte Teilnehmer auf, wobei jeder Teilnehmer an zwei Abschnitten einer Zusatzleitung angeschlossen ist. Zwei benachbarte Teilnehmer sind über jeweils einen Abschnitt der Zusatzleitung miteinander verbunden. Die Teilnehmer der Schaltungsanordnung sind dadurch zu adressieren, dass sie mittels eines kaskadierbaren Freigabesignals, das über die Zusatzleitung zu übermitteln ist, nacheinander über eine serielle Schnittstelle (bspw. SPI-Bus) zu adressieren sind.

Die Teilnehmer der Schaltungsanordnung sind in der Regel als integrierte Schaltkreise oder Microcontroller ausgebildet. Jeder Teilnehmer weist insbesondere eine serielle periphere Eingangsschnittstelle für einen eingehenden Abschnitt der Zusatzleitung und eine serielle periphere Ausgangsschnittstelle für einen ausgehenden Abschnitt der Zusatzleitung auf.

Das erfindungsgemäße Computerprogramm mit Programmcodemitteln ist dazu vorgesehen, alle Schritte eines erfindungsgemäßen Verfahrens durchzuführen, wenn das Computerprogramm auf einem Computer oder einer entsprechenden Recheneinheit, insbesondere in einer erfindungsgemäßen Schaltungsanordnung, ausgeführt wird.

Die Erfindung betrifft außerdem ein Computerprogrammprodukt mit Programmcodemitteln, die auf einem computerlesbaren Datenträger gespeichert sind, um alle Schritte eines erfindungsgemäßen Verfahrens durchzuführen, wenn das Computerprogramm auf einem Computer oder einer entsprechenden Recheneinheit, insbesondere in einer erfindungsgemäßen Schaltungsanordnung, ausgeführt wird.

Die Erfindung gestattet bezüglich einer Anzahl der Teilnehmer und einer Anzahl an Funktionen, die durch die Teilnehmer durchführbar sind, eine flexible Gestaltung einer Schaltungsanordnung. Diese Schaltungsanordnung kann als SPI-Bus und somit als Datenverbindung mit serielle peripheren Schnittstellen für die Teilnehmer ausgebildet sein. Zur Adressierung sämtlicher Teilnehmer ist üblicherweise nur das eine kaskadier- bare Freigabesignal und somit in Ausgestaltung nur ein Chip- bzw. Slave-Select-Signal erforderlich. Mit den zwei Abschnitten der Zusatzleitung für jeden Teilnehmer des SPI- Busses ist durch Reihen- bzw. Hintereinanderschaltung innerhalb der Schaltungsanordnung die hardwareabhängige Kaskadierung der Teilnehmer realisierbar.

Das Freigabesignal ist als Eingangssignal ("Chain-In-Signal") definierbar, wenn es in einen der Teilnehmer eintritt (Input). Dabei bewirkt das Freigabesignal ein Umschalten, insbesondere entweder eine Freigabe oder ein Rücksetzen, des innerhalb der Kaskade vorhergehenden Teilnehmers. Das Freigabesignal ist ebenfalls als Ausgangssignal ("Chain-Out-Signal") definierbar, wenn es aus einem Teilnehmer austritt (Output). Dieses Ausgangssignal bewirkt dabei ein Umschalten des in der Kaskade nachfolgenden Teilnehmers, beispielsweise entweder dessen Freigabe oder Sperrung.

Durch entsprechende Verwendung des kaskadierbaren Freigabesignals als Eingangsoder Ausgangssignal kann eine dynamische Adressierung jedes Teilnehmers innerhalb des SPI-Busses und somit auch der Schaltungsanordnung vorgenommen werden. Dementsprechend ist es möglich, einen benutzerdefinierten "Address space Splitting"— Mechanismus zu aktivieren. In Ausgestaltung ist vorgesehen, dass die verschiedenen Teilnehmer durch ein adressspezifisches übertragungsprotokoll angesprochen werden.

In einer beispielhaften Ausführung wird beim Einschalten der Schaltungsanordnung oder eines entsprechenden Systems ein "POWER ON RESET" und somit ein Zurücksetzen durchgeführt, wobei alle SPI-Bus-Teilnehmer die Adresse 0000b aufweisen. Bei einem ersten SPI-Transfer wird eine neue Adresse für den ersten Teilnehmer vergeben. Die Voraussetzung dafür ist, dass dessen Eingangsschnittstelle bzw. ein CHIN- Eingang dauerhaft aktiviert und somit auf high gesetzt und die Ausgangsschnittstelle bzw. ein CHOUT-Ausgang deaktiviert und somit auf low gesetzt ist. Die neue Adresse muss ungleich 0000b sein, was bei Ausführung der Adressierung zu realisieren ist. Die übernahme der Adresse wird in einem Datenfeld des jeweiligen Teilnehmers bestätigt. Nach der übernahme der neuen Adresse wird der Teilnehmer bzw. ein entsprechender Baustein verriegelt und der CHOUT-Ausgang aktiviert und somit auf high gesetzt. Dadurch ist die Adressierung des nachfolgenden Teilnehmers, d. h. eines Nachfolgers des soeben adressierten Teilnehmers, freigegeben. Die Adressierung dieses Nachfolgers verläuft identisch. In einer Ausgestaltung können den Teilnehmern unterschiedliche Adressen bzw. Adressdaten in einem Bereich von 0001b bis 1110b vergeben werden. Die Adresse 1111b kann nach Bedarf für Sonderzwecke z.B. eine Notabschaltung, Re- initialisierung usw. verwendet werden. Gemäß diesem Prinzip können bei der Adressenverteilung bis zu 14 Teilnehmer durchadressiert werden. Nach der Adressierung der

Teilnehmer wird üblicherweise der Normalbetrieb der Schaltungsanordnung aufgenommen.

Bei der Adressierung und somit einer Adressvergabe wird, in der vorliegenden Ausgestaltung mit der Funktion 1001b, von allen bereits adressierten Bausteine eine beim aktuell adressierten Teilnehmer anliegende Adresse mit der jeweils eigenen Adresse ü- berprüft, somit ist eine Mehrfachadressierung bei der Adressvergabe zu vermeiden. Sollten die gleichen Adressdaten mindestens zweimal vorkommen, wird die Kaskade von dem bereits adressierten Teilnehmer durch Wegnahme des CHOUT-Signals, d. h. durch Umschalten von high auf low, unterbrochen und dadurch eine Mehrfachadressierung verhindert. Die nachfolgenden Teilnehmer werden dabei zurückgesetzt und müssen erneut adressiert bzw. initialisiert werden. Einem jeweiligen Datenfeld wird eine derartige Kollision durch die Bitfolge 11110000 mitgeteilt.

Die für die vorliegende Schaltungsanordnung beschriebene Topologie für Teilnehmer eines SPI-Busses kann bspw. bei einer Entwicklung neuer integrierter Schaltkreise verwendet werden, wodurch sich neue Möglichkeiten zur Gestaltung von Steuergeräten ergeben. Durch die Kaskadierung ist es möglich, flexibel verschiedene spezifische Hardwarevarianten anzubieten.

Nachfolgende Tabelle 1 zeigt ein Beispiel für ein Protokoll einer integrierten Schaltung (IC), wobei MOSI eine Abkürzung für "Master-Out-Slave-In" und MISO eine Abkürzung für "Master-In-Slave-Out" darstellt.

Tabelle 1

Kurze Beschreibung der Zeichnungen

Figur 1 zeigt in schematischer Darstellung eine Ausführungsform der erfindungsgemäßen Schaltungsanordnung.

Figur 2 zeigt in schematischer Darstellung ein Diagramm für ein Beispiel eines Adres- sierungsprotokolls.

Ausführungsformen der Erfindung

Die Figuren werden zusammenhängend und übergreifend beschrieben, gleiche Be- zugszeichen bezeichnen gleiche Bauteile.

Die in Figur 1 schematisch dargestellte Ausführungsform einer als SPI-Bus ausgebildeten Schaltungsanordnung 102 weist einen ersten Teilnehmer 104, einen zweiten Teilnehmer 106 und einen n-ten Teilnehmer 108 auf, die hier als integrierte Schaltkreise (ICs) ausgebildet sind. Jeder Teilnehmer 104, 106, 108 weist eine Eingangsschnittstelle 110 (CHIN) und eine Ausgangsschnittstelle 112 (CHOUT) auf, über die die Teilnehmer 104, 106, 108 jeweils mit einem Abschnitt einer Zusatzleitung 114 verbunden sind, so dass jeder Teilnehmer 104, 106, 108 mit zwei Abschnitten, nämlich einem eingehenden und einen ausgehenden Abschnitt, der Zusatzleitung 114 verbunden ist. Demnach sind zwei benachbarte Teilnehmer 104, 106, 108 über jeweils einen Abschnitt der Zusatzlei-

tung 114 miteinander verbunden. Somit liegt für die Teilnehmer 104, 106, 108 der Schaltungsanordnung 102 eine hardwareabhängige Kaskadierung vor. Es ist vorgesehen, dass die Zusatzleitung 114 an einer Spannungsquelle 116 (Vcc) anliegt und einen elektrischen Widerstand 118 aufweist. Anstelle des Widerstands 118 kann auch direkt ein Freigabesignal angelegt werden, das direkt von einem Mikrocontroller ausgegeben wird.

Außerdem ist jeder Teilnehmer 104, 106, 108 an Leitungen 120, 122, 124, 126 einer SPI-Bus-Verbindung 120 angeschlossen und somit mit einem Master 130 der Schal- tungsanordnung 102 verbunden. Demnach sind die Teilnehmer 104, 106, 108 als SIa- ves der Schaltungsanordnung 102 einzustufen.

Eine Adressierung der Teilnehmer 104, 106, 108 erfolgt mit einem Adressvergabebefehl am SPI-Bus unter der Bedingung, dass ein kaskadierbares Freigabesignal, das zwischen den Teilnehmern 104, 106, 108 über die Abschnitte der Zusatzleitung 114 übermittelt wird, aktiv ist. Somit werden sämtliche Teilnehmer 104, 106, 108 nacheinander adressiert.

Zu Beginn der Adressierung haben sämtliche Teilnehmer dieselbe Adresse, die gleich null ist. Zur Adressierung des ersten Teilnehmers 104 wird dessen Eingangsschnittstelle 110 durch das Freigabesignal dauerhaft aktiviert und somit auf high gesetzt. Die Ausgangsschnittstelle 112 dieses ersten Teilnehmers 104 wird deaktiviert und somit auf low gesetzt. Eine übernahme der Adresse wird in einem Datenfeld des ersten Teilnehmers 104 bestätigt. Zudem wird die Ausgangsschnittstelle 112 des ersten Teilnehmers 104 aktiviert und somit auf high gesetzt. Dadurch wird die Adressierung des nachfolgenden, hier zweiten Teilnehmers 106 freigegeben. Die Adressierung dieses zweiten Teilnehmers sowie weiterer nacheinander folgender Teilnehmer 108 erfolgt nach demselben Schema. Dabei beschaltet das kaskadierbare Freigabesignal die Eingangsschnittstellen 110 sowie die Ausgangsschnittstellen 112 der Teilnehmer 104, 106, 108 bei einem Transfer über die Abschnitte der Zusatzleitung 114 zwischen benachbarten Teilnehmern 104, 106, 108 entlang der Kaskade, und aktiviert oder deaktiviert diese Teilnehmer 104, 106, 108 dabei.

Es ist zudem vorgesehen, dass die Teilnehmer 104, 106, 108 jeweils über ein adressspezifisches übertragungsprotokoll angesprochen werden. Dabei sendet der Master 130 während der Adressierung eines jeweiligen Teilnehmers 104, 106, 108 über eine erste Leitung 122 ein "Chip-Select"-Signal (/CS), über eine zweite Leitung 124 ein "Master-Out-Slave-In"-Signal (MOSI) und über eine dritte Leitung 126 ein Synchronisationssignal (SCLK). Diese Signale werden von den Teilnehmern 104, 106, 108 über jeweils drei Schnittstellen 132 für Eingangssignale als "Slave-Selecf'-Signale (/SS), "Slave-In"-Signale (Sl) und Synchronisationssignale (SCK) empfangen. über jeweils eine Schnittstelle 134 für Ausgangssignale senden die Teilnehmer 104, 106, 108 je- weils "Slave-Out"-Signale (SO), die von dem Master 130 über eine vierte Leitung 128 als "Master-In-Slave-Out"-Signale (MISO) empfangen werden. Außerdem sind Funktionsschnittstellen 136 vorgesehen, die in Figur 1 als Pfeile dargestellt sind. Dabei sind derartige Funktionsschnittstellen 136, die als Pfeile dargestellt sind, die in die Teilnehmer 104, 106, 108 hineindeuten, als Eingangsfunktionsschnittstellen ausgebildet. Funk- tionsschnittstellen 136, die als Pfeile dargestellt sind, die aus den Teilnehmern 104, 106, 108 herausdeuten, sind als Ausgangsfunktionsschnittstellen ausgebildet.

Zur übertragung dieser voranstehend beschriebenen Signale, die zur Vergabe der Adressen erforderlich sind, werden die Teilnehmer 104, 106, 108 entlang der Zusatzlei- tung durch das kaskadierbare Freigabesignal jeweils nacheinander freigegeben oder bedarfsweise zurückgesetzt, so dass jeweils immer nur ein Teilnehmer 104, 106, 108 aktiviert und somit zur Adressierung bereit ist. Nach der Adressierung ist dem ersten Teilnehmer 104 eine erste Adresse, dem zweiten Teilnehmer 106 eine zweite Adresse und dem n-ten Teilnehmer 108 eine n-te Adresse zugeordnet.

In Figur 2 sind in einem Adressierungsprotokoll entlang einer Zeitachse 202 von oben nach unten jeweils ein Verlauf eines "Chip-Select"-Signals 204 (/CS), eines Synchronisationssignals 206 (SCLK), eines "Master-Out-Slave-In"-Signals 208 (MOSI) und eines "Master-In-Slave-Out"-Signals 210 (MISO) dargestellt. Diese Signale 204, 206, 208, 210 werden innerhalb der Schaltungsanordnung 102, wie in Figur 1 vorgestellt, über eine SPI-Bus-Verbindung 120 übertragen.

über das "Chip-Select"-Signal 204 werden sämtliche Teilnehmer 104, 106, 108 der Schaltungsanordnung 102 und somit eines SPI-Busses ausgehend von dem Master

130 über dieselbe, hier erste Leitung 122 angesprochen. Das zur Auswahl vorgesehene "Chip-Select"-Signal 204 ist vor Beginn und nach Abschluss der Datenübertragung auf hoch 212 bzw. high gestellt, während der Adressierung ist es auf niedrig 214 bzw. low gestellt. Mit dem Synchronisationssignal 206 wird ein Signal eines Takts des SPI- Busses 120 übertragen, es ist abwechseln zwischen hoch 212 und niedrig 214 geschaltet, dabei wird nacheinander von 7 bis 0 durchgezählt.

Das "Master-Out-Slave-In"-Signal 208 ist in drei zeitlich aufeinanderfolgende Abschnitte 216, 218, 220 unterteilt. Bei einem ersten Abschnitt 216 werden die einzelnen Teilneh- mer 104, 106, 108 des SPI-Busses über Bits A3, A2, Al, AO adressiert. Während eines zweiten zur Funktionswahl vorgesehenen Abschnitts 218 werden Funktionen der Teilnehmer 104, 106, 108, in diesem Fall sog. Bausteinfunktionen, über Bits F3, F2, Fl, FO kodiert, derartige Bausteinfunktionen sind z. B. "READ_DIAGNOSE", "WRITE_OUTPUTS" usw. Bei einem dritten zur Vorgabe von Daten vorgesehenen Abschnitt 220 werden über Bits D7, D6, D5, D4, D3, D2, Dl, DO Daten von "WRITE"- Funktionen übermittelt, dabei sind deren Ziffern mit denen des Synchronisationssignals 206 synchronisiert.

Das "Master-In-Slave-Out"-Signal 210 ist ebenfalls in drei Abschnitte 222, 224, 226 unterteilt. Die ersten vier Bits während des ersten Abschnitts 222 des "Master-In-Slave- Out"-Signals 210 bleiben unbenutzt, da eine Adresse mindestens eines Teilnehmers 104, 106, 108 noch nicht vollständig bekannt ist. Der Ausgang jedes Slaves für das "Master-In-Slave-Out"-Signal 210 ist während dieses ersten Abschnitts 222 gesperrt (high impedance) und das "Master-In-Slave-Out"-Signal 210 somit inaktiv. Eine Ad- ressbestätigung der hier als Slaves angesehenen Teilnehmer 104, 106, 108 erfolgt während des zweiten Abschnitts 224, hierbei melden sich die jeweils angesprochenen Teilnehmer 104, 106, 108 über Bits A3, A2, Al, AO mit jeweils eigener Adresse. Eine Rückgabe der Daten erfolgt im dritten Abschnitt 226, dabei werden über die Bits D7, D6, D5, D4, D3, D2, Dl, DO angeforderte Daten funktionsabhängig übermittelt.