Derartige Kopplungen treten beispielsweise bei auf dem Chip integrierten passiven Bauelementen, Pads (Kontaktinseln), Leitbahnen oder Metallplatten zum Substrat oder zu unter ih- nen liegenden Leitbahnen oder Metallplatten auf. Ebenso sind Interlevel-Leitbahnen innerhalb der Verdrahtung sowie die sich bildenden Koppelkapazitäten zwischen einer Metallisie- rung und dem Substrat davon betroffen.

Moderne Bauelemente in RF-CMOS-, Bipolar-und BiCMOS- Technologie, insbesondere für Anwendungen in der Mobilkommu- nikation, enthalten diverse, auf dem Chip integrierte passi- ve Bauelemente, wie beispielsweise Kondensatoren, Spulen, Metall-Widerstände u. a., die üblicherweise in oder zwischen den Interconnect-Ebenen integriert oder auf der abschließen- den Passivierung aufgebracht werden und deren laterale Ab- messungen oft einige hundert ym betragen. Dadurch wird ihre parasitäre Kopplung zu benachbarten Leitbahnen oder Metall- platten und vor allem zum Substrat entscheidend für die Per- formance sowie den Leistungsverbrauch der Gesamtschaltung.

Es ist technologischer Trend, mit jeder neuen Schaltkreisge- neration die IMD-Dicke (IMD : Inter-Metall-Dielektrikum) zu reduzieren, um die Aspektverhältnisse der ebenfalls immer kleiner und schmaler werdenden Vias, wobei hier speziell die Durchkontaktierungen zwischen den Metallleitbahnen gemeint sind, sowie Bahnen nicht zu sehr ansteigen zu lassen und diese auch noch sicher und reproduzierbar mit leitendem Ma-

terial füllen zu können. Dieser Trend bewirkt eine ständig zunehmende vertikale Kopplung zwischen Metallbahnen und -platten selbst, aber auch zwischen den passiven Bauelemen- ten, Pads, Bahnen und dem Substrat.

Zur Minimierung dieser schädlichen Kopplung sind im Stand der Technik mehrere Ansätze bekannt.

Die Integration der passiven Bauelemente erfolgt in der o- bersten Metall-Ebene oder auf der Passivierung um eine größtmögliche Entfernung zum Substrat zu gewährleisten. Die- ser beispielsweise für Spulen und MIM-Kondensatoren (MIM : Metall/Isolation/Metall) oft gewählte Ansatz ist nicht mehr ausreichend. Außerdem führt er zur Einschränkung der Gestal- tungsmöglichkeiten bei einem Schaltkreisdesign und ist immer dann zu prüfen, wenn einer Erwärmung der integrierten Bau- elemente aufgrund-von hohen Stromdichten entgegengewirkt werden muss, wie es beispielsweise bei Metall-Widerständen der Fall ist.

Eine zweite Möglichkeit besteht in der Erhöhung der Die- lektrikumsdicke unter den passiven Bauelementen und/oder zwischen unterliegenden Metall-Leitbahnen. Eine Erhöhung der Dielektrikumsdicke führt aber zu höheren Prozesskosten bei Abscheidung, CMP und Strukturierung sowie zur Erhöhung der Prozesskomplexität. Außerdem ist sie dem technologischen Trend, mit jeder neuen Schaltkreisgeneration die IMD-Dicke zu reduzieren, gegenläufig.

Eine weitere Möglichkeit stellt die Verwendung von Die- lektrika mit einem, kleinen k-Wert ("low-k"Dielektrika) in einer oder mehreren Ebenen dar. Dabei bezeichnet k die Die- lektrizitätskonstante des verwendeten Materials. Mit low-k- Dielektrika sind Dielektrika mit einem k-Wert von k<4, 1 ge- meint. Die Verwendung dieser Dielektrika kann gleichzeitig auch die laterale Kopplung von eng benachbarten Bahnen be- einflussen. Bei der Verwendung von derzeit im Entwicklungs- stadium befindlichen mikroporösen"ultra-low-k"Dielektrika

sind bestenfalls Werte von keff ~ 2, 5 erreichbar. Nichtporöse Dielektrika (z. B."SILK") ermöglichen bestenfalls keff ~ 3, 0-Aufgrund ihrer mechanischen Labilität und Emp- findlichkeit ist mit ihnen eine sehr komplexe und schwierige Prozessführung und aufwändige Integration verbunden, was zwangsläufig zu einer Erhöhung der Prozesskosten führt.

Durch die Verwendung von hochohmigen Substraten können para- sitäre Kopplungen in Schaltkreisen ebenfalls vermindert wer- den, was aber zu einer Einschränkung der Substratauswahl und zu daraus resultierenden höheren Substratkosten führt.

Durch ein Vermeiden von vertikal übereinander angeordneten Bahnen, Platten oder passiven Bauelementen können ebenfalls parasitäre Kopplungen in Schaltkreisen vermindert werden.

Diese Maßnahme führt jedoch zu großen nicht nutzbaren Flä- chen in den verschiedenen Ebenen und zu nicht akzeptablen Chipflächen und damit verbundenen Kosten.

Auch eine Vermeidung von direkt unter den passiven Bauele- menten angeordneten Leitbahnen vermindert die parasitären Kopplungen. Durch diese Maßnahme entstehen große nicht nutz- bare Flächen in den betroffenen Ebenen. Diese haben eben- falls zur Folge, dass sich die Chipfläche vergrößert und die Kosten steigen.

Aus der Veröffentlichung ST Microelectronics, Proceedings of "Advanced Metallization Conference (AMC) 2000, S. 71 ff : V. Arnal, J. Torres, P. Gayet, M. Haond, C. Verove, B. Des- couts, P. Spinelli"A Novel SiO2 Gap Low k for Copper Dual Damascene Interconnect"sind Vorschläge zur Integration von mit Luft gefüllten Hohlräumen ("Airgaps"mit k=1), überwie- gend zur lateralen Entkopplung von eng benachbarten Bahnen, bekannt. Diese Ansätze beruhen darauf, dass bereits beste- hende Dielektrikum zwischen Bahnen oder Kontaktlöchern zu ätzen und anschließend durch eine geschickt gewählte erneute Dielektrikumsabscheidung die aufgeätzten Strukturen mit

Luftinhalt einzukapseln. Die Nachteile dieser Lösung beste- hen in einer aufwendigen und schwierigen Prozessführung so- wie in mehreren zusätzlich notwendigen Prozessschritten. Mit diesem Verfahren können nur bestimmte Strukturgrößen der Hohlräume mit relativ geringen Abmaßen realisiert werden.

Außerdem besteht nur ein eingeschränkter Platz für Hohlraum- Strukturen, da Metall-Dummy-Fill-Strukturen in weitflächigen Dielektrika-Gebieten platziert werden müssen, die viel Platz konsumieren, beispielsweise bis zu 80% der Fläche im Fall von Kupfer. Außerdem ist die zu erzielende Wirkung haupt- sächlich lateral und weniger vertikal orientiert.

Der Erfindung liegt somit die Aufgabe zugrunde, ein Verfah- ren zur Verringerung parasitärer Kopplungen in Schaltkreisen zu schaffen, womit eine Verbesserung der Entkopplungswerte erreicht und der Verfahrensaufwand reduziert wird.

Gemäß der Erfindung wird die Aufgabe bei einem Verfahren zur Verringerung parasitärer Kopplungen in Schaltkreisen der eingangs genannten Art dadurch gelöst, dass die Dummy- Strukturen durch Ätzschritte zumindest teilweise entfernt und Hohlräume erzeugt werden.

Die für vorhergehende Herstellungsverfahrensschritte notwen- digen Dummy-Strukturen, welche für das nachfolgende Herstel- lungsverfahren keine Funktion mehr haben, aber üblicherweise in der Struktur verbleiben, werden durch das erfindungsgemä- ße Verfahren teilweise oder vollständig entfernt und somit an diesen Stellen Hohlräume in der Halbleiterstruktur er- zeugt. Das Entfernen der Dummy-Strukturen erfolgt durch Ätz- schritte, beispielsweise einen selektiv isotropen Ätz- schritt, mit dem es möglich ist die zu entfernende Menge des Dummy-Materials festzulegen. Außerdem kann dieser Ätzschritt selektiv zu einem Barrierematerial gestaltet werden.

Eine weitere Variante für eine nur teilweise Entfernung des Dummy-Materials besteht in der gezielten Auswahl bestimmter zu entfernender Dummy-Strukturen. Für diesen Fall wird die

vor den Ätzschritten aufgebrachte lithographische Struktur nur an ausgewählten Dummy-Struktur-Stellen belichtet und so- mit nur an diesen Stellen eine Öffnung für das Ätzmittel er- zeugt.

In einer Ausgestaltungsform der Erfindung ist vorgesehen, dass vor den Ätzschritten ein lithographischer Schritt durchgeführt wird.

In einer besonderen Ausgestaltungsform der Erfindung ist vorgesehen, dass der vor den Ätzschritten durchgeführte li- thographische Schritt mit anderen im Herstellungsverfahren notwendigen lithographischen Schritten gemeinsam durchge- führt wird.

Die Auswahl der zu entfernenden Dummy-Strukturen erfolgt in einem den Ätzschritten vorhergehenden Verfahrensschritt, in dem mittels Lithographie eine Ätzmaske erzeugt wird. Diese weist nur an den Stellen eine Öffnung für das Ätzmittel auf, unter denen sich eine zu entfernende Dummy-Struktur befin- det. Dazu kann der lithographische Schritt zu Verfahrensop- timierung mit anderen im Herstellungsverfahren notwendigen lithographischen Schritten wie beispielsweise der Erzeugung einer Justiermarke gemeinsam durchgeführt werden.

In einer Ausgestaltung der Erfindung ist vorgesehen, dass die Hohlräume mit einem Dielektrikum gefüllt werden.

In einer weiteren Ausgestaltung der Erfindung ist vorgese- hen, dass als Dielektrikum Luft verwendet wird.

In einer besonderen Ausführung der Erfindung ist vorgesehen, dass als Dielektrikum low-k-Materialien verwendet werden.

In einer besonderen Ausführungsform der Erfindung ist vorge- sehen, dass als low-k-Material ein SOD-Material verwendet wird.

In einer Ausgestaltungsform der Erfindung ist vorgesehen, dass als Dielektrikum SOG Materialien verwendet werden.

Die durch das erfindungsgemäße Verfahren erzeugten Hohlräume werden nachfolgend mit einem Dielektrikum ausgefüllt. Als Materialien eignen sich beispielsweise Luft mit einer idea- len Dielektrizätskonstante von k = 1 und sogenannte low-k- Materialien mit einer Dielektrizätskonstante von k<4, 1 wie beispielsweise SOD-low-k-Materialien (SOD : Spin On Die- lectric). Ebenfalls geeignet sind oSOG Materalien (SOG : Spin-On-Glass).

In einer weiteren Ausführungsform der Erfindung ist vorgese- hen, dass die Dummy-Strukturen aus leitendem Material beste- hen.

In einer besonderen Ausführungsform der Erfindung ist vorge- sehen, dass die Dummy-Strukturen und die Leitbahnen aus dem gleichen leitenden Material bestehen.

Die bei der Chipherstellung erzeugten Dummy-Strukturen be- stehen aus einem leitenden Material und können auch aus dem gleichen Material wie die Leitbahnen bestehen, für die bei- spielsweise Cu, Al, W, Au, Ag, Ti, Ta, Co sowie Legierungen, Silizide oder Nitride hieraus verwendet wird.

In einer Ausführung der Erfindung ist vorgesehen, dass die Hohlräume in mehreren Ebenen erzeugt werden.

Die erfindungsgemäßen Hohlräume können sowohl in einer, als auch in mehreren übereinander angeordneten Ebenen erzeugt werden. Dazu wird das Verfahren mehrfach, also in jeder zu berücksichtigenden Ebene, angewandt.

In einer Ausführungsform der Erfindung ist vorgesehen, dass die Ätzschritte selektiv zur jeweiligen Umgebung erfolgen.

Der beispielsweise nasschemische Ätzschritt wird derart

durchgeführt, dass das Dummy-Material entfernt wird, aber eine das Dummy-Material umgebende Barriereschicht verbleibt.

In einer besonderen Ausführungsform der Erfindung ist vorge- sehen, dass zusätzliche, für vorhergehende Herstellungsver- fahrensschritte nicht notwendige Dummy-Strukturen, erzeugt werden.

Zur weiteren Verringerung parasitärer Kopplungen im Schalt- kreis können weitere, für vorhergehende Herstellungsverfah- rensschritte nicht notwendige Dummy-Strukturen angeordnet werden. Diese werden nachfolgend ganz oder teilweise in Hohlräume umgewandelt und mit einem Dielektrikum befüllt.

In einer anderen Ausführung der Erfindung ist vorgesehen, dass die durch die Ätzschritte erzeugten Öffnungen in einem nachfolgenden Verfahrensschritt vergrößert werden.

In besonderen Fällen, in denen eine spezielle mechanische Stabilität erforderlich ist, können die erzeugten Hohlräume wieder mit dielektrischem Material gefüllt werden. Hierfür eignen sich beispielsweise SOD-low-k-Materialien und SOG Ma- terialien. Zur leichteren Durchführung dieses Füllprozesses wird die Geometrie der anfänglich geschaffenen Öffnungen entsprechend vergrößert.

In einer weiteren Ausführungsform der Erfindung ist vorgese- hen, dass eine teilweise Entfernung der Dummy-Strukturen durch eine Begrenzung der Ätzmittelmenge erfolgt.

In einer anderen Ausführungsform der Erfindung ist vorgese- hen, dass eine teilweise Entfernung der Dummy-Strukturen durch eine Begrenzung der Ätzdauer erfolgt.

In einer weitern Ausgestaltungsform der Erfindung ist vorge- sehen, dass eine teilweise Entfernung der Dummy-Strukturen durch eine Reduzierung der Anzahl der für einen Ätzprozess freigelegten Dummy-Strukturen erfolgt.

Eine teilweise Entfernung des Dummy-Materials aus den betreffenden Dummy-Strukturen kann durch eine Reduzierung der Menge oder der Konzentration des Ätzmittels erfolgen.

Eine weitere Möglichkeit einer teilweisen Entfernung besteht in der Auswahl bestimmter Dummy-Strukturen aus der Gesamt- menge der Dummy-Strukturen. Diese Auswahl kann mittels einer lithographischen Maske erfolgen, die nur an den ausgewählten Stellen Öffnungen für den nachfolgenden Ätzschritt aufweist.

Eine besondere Verwendung des Verfahrens besteht in der Ver- besserung der physikalischen Güte von passiven Bauelementen.

Bei einer beispielsweise in der obersten Ebene eines Chips angeordneten Spule treten parasitäre Kopplungen sowohl zu darrunterliegenden Leitbahnen und/oder Metallflächen als auch zum Substrat auf. Durch die Erzeugung der erfindungsge- mäßen Hohlräume unterhalb der Spule werden die parasitären Kopplungen vermindert und gleichzeitig die Güte des Bauele- ments verbessert.

Eine weitere Verwendung des Verfahrens besteht in der Ver- besserung der Performance von Schaltungen.

Durch eine Verbesserung der Güte der Bauelemente durch den Einsatz des erfindungsgemäßen Verfahrens wird beispielsweise der Parameter obere Grenzfrequenz der Schaltung verändert.

Die Grenzfrequenz wird zu höheren Frequenzen hin verschoben.

Außerdem wird durch die Verbesserung der Güte der Bauelemen- te, unter der Vorraussetzung einer gleichbleibenden Be- triebsfrequenz, die Verlustleistung des Chip reduziert.

Die vorliegende Erfindung minimiert bzw. eliminiert die ent- scheidenden Nachteile der eingangs genannten Verfahren aus dem Stand der Technik und orientiert sich hauptsächlich an einer möglichst effektiven Reduzierung von vertikalen Kopp- lungen zwischen in verschiedenen Ebenen liegenden Metallbah- nen, -platten und RF-Leitungen, zwischen integrierten oder

auf der Passivierung aufgebrachten passiven Bauelementen und Metallbahnen oder-platten, zwischen Bond-, Kontaktpads und unterliegenden Metallbahnen und-platten sowie zwischen pas- siven Bauelementen, Pads oder Metallbahnen und-platten oder dem Substrat.

Das erfinderische Verfahren nutzt bereits bestehende, im Dielektrikum eingebettete Dummy-Strukturen, die zunächst oh- nehin für verschiedene Prozessschritte benötigt werden und welche bei einem Verbleiben in der Halbleiterstruktur zu- sätzliche Koppelkapazitäten erzeugen. Diese Dummy-Strukturen werden beispielsweise zur Erreichung einer homogenen Fül- lung, als Stützstellen für einen gleichmäßigen CMP-Prozess in der Damascene Architektur, oder als Begleitstrukturen um Fototechnik und Ätzprozesse in RIE Architektur zu homogeni- sieren und zu stabilisieren, eingesetzt.

Erfindungsgemäß werden die Dummy-Strukturen, nachdem sie ih- re notwendige Funktion in vorhergehenden Prozessschritten erfüllt haben, durch einen beispielsweise selektiv isotropen Ätzschritt ganz oder teilweise entfernt und im Gegenzug mit einem Dielektrikum, beispielsweise mit Luft, welche eine i- deale Dielektrizitätskonstante von k =1 hat, gefüllt.

Das erfindungsgemäße Verfahren ermöglicht die Erzeugung ins- besondere lateral ausgedehnter Hohlräume, die dann besonders effektiv die vertikale Kopplung zwischen verschiedenen Be- standteilen des Chips unterbinden. Laterale Entkopplungsef- fekte zwischen benachbarten Metallstrukturen einer Ebene sind ein zusätzlich anfallender Aspekt.

Derartige laterale Kopplungen werden bereits alleine durch das Entfernen der eigentlich für eine sichere technologische Prozessführung benötigten Dummy-Strukturen reduziert.

Das erfindungsgemäße Verfahren ist einsetzbar in allen Verdrahtungs-Ebenen einer Mehrlagenmetallisierung, unabhän- gig von dem verwendetem Metallisierungsmaterial (z. B. : Kup-

fer-, Alu-, Au-, W-Metallisierung) und unabhängig vom ver- wendetem Dielektrikumtyp (z. B. : Si02, low-k-Dielektrikum).

Es ist in den Bahnebenen einsetzbar, sowohl in Damascene- als auch in RIE-Architektur RIE : reaktives Ionenätzen). In einer Damascene-Architektur kann es zusätzlich sowohl in Bahn-und/oder Via-und Kontaktloch-Ebenen Verwendung finden.

Die Anzahl, Lage und Dimensionierung der Hohlräume kann über die Dummy-Strukturen weitestgehend frei durch den Designer definiert werden. Das Herauslösen der leitenden Materialien mit hoher Selektivität zur jeweiligen Umgebung erlaubt es, die Geometrie der Hohlräume genau zu kontrollieren. Dies ist ein entscheidender Vorteil gegenüber Alternativen aus dem Stand der Technik, die Hohlräume durch Herauslösen von Oxid erzeugen, aber gleichzeitig unbedingt an definierten Stellen Restoxidschichten stehen lassen müssen, ohne selektiv wir- kende Stopschichten zur Verfügung zu haben.

Bei der Auswahl der Anzahl und Lage der Hohlräume kann ein bestmöglicher Kompromiss beispielsweise zwischen Entkopplung und Wärmeabfuhr gefunden werden. Bei Bedarf können Dummy- strukturen vom Designer in Ebenen, in denen sie in der ent- sprechenden Anzahl aus prozesstechnischer Sicht nicht unbe- dingt notwendig wären, ergänzt werden, beispielsweise in der Kontaktlochebene.

Weiter wird die Hohlraum-Größe nicht durch die Ätz-und Fülltechnik begrenzt, sondern der gesamte für Metallstruktu- ren zulässige Dimensionsbereich kann bei Bedarf genutzt wer- den. Die Erfindung führt damit zu einer höheren Entkoppel- Wirkung und niedrigeren effektiven k-Werten. Da das Verhält- nis von Dielektrikums-zu Metallfläche über einen weiten Be- reich eingestellt werden kann (typischerweise 20 : 80 bis 80 : 20), ist über das Verhältnis auch ein breiter Bereich an keff zugänglich und gezielt einstellbar. Insbesondere sind bei großen Flächenanteilen von Dummy-Strukturen und deren kompletter bzw. weitestgehender Umwandlung zu Hohlräumen re- sultierende effektive k-Werte von deutlich unter 2,0 er-

reichbar. Dieser Wertebereich ist mit den heute bekannten low-k-und ultra-low-k-Materialien und vermutlich auch in Zukunft nicht zugänglich.

Die Erfindung kann-gleichzeitig für eine Verbesserung der Prozess-Sicherheit und der Device-Performance genutzt wer- den. Bei Bedarf kann die Idee der Umwandlung von Dummystruk- turen in Hohlräume dazu genutzt werden, z. B. bei einer Da- mascene Technologie für den kritischen Metall-Polierschritt (CMP) auf der gesamten Chipfläche eine einheitliche, hohe Metall-Belegungsdichte von beispielsweise 70-80% anzubieten.

Durch die Umwandlung in Hohlräume werden die Dummy- Strukturen an den nicht erwünschten Stellen wieder entfernt und erzeugen keine störenden Kopplungen. Diese Vorgehenswei- se erhöht in der Fertigung die Prozesssicherheit und verrin- gert die Schichtdickenschwankungen signifikant. Da die Schichtdicken für zukünftige Technologiegenerationen immer weiter abnehmen, gewinnt dieser Aspekt zunehmend an Bedeu- tung.

Die Erfindung soll nachfolgend anhand von zwei Ausführungs- beispielen näher erläutert werden. In den zugehörigen Zeich- nungen zeigt Fig. 1 bis 9 : Verfahrensschritte im Prozessfluss einer Damascene Architektur und Fig. 10 bis 18 : Verfahrensschritte im Prozessfluss einer RIE-Architektur.

Das erfindungsgemäße Verfahren kann in jeder Halbleitertech- nologie, die zur Verdrahtung entweder die Damascene-oder die RIE-Architektur verwendet, eingesetzt werden. Es ist un- abhängig von den verwendeten Metallisierungs-und Dielektri- kamaterialien und kann in jeder möglichen Bahn-Ebene, bei Damascene-Architektur zusätzlich in Via-und Kontaktebenen einer MLM realisiert werden.

Als Materialien für die IMD-Dielektrika, die Stop und Cap- Layer, welche als Deck-oder Schutzschicht beispielsweise auf Kupferbahnen zum Schutz gegen atmosphärische Einflüsse aufgebracht wird, kann beispielsweise Si02, cede Art von low- k-Dielektrikum, SiN, SiC, SiCN, SiCOH sowie polymere und or- ganische Dielektrika wie Polyimid oder CFx eingesetzt wer- den. Als Leitbahnmaterialien eignen sich beispielsweise Cu, Al, W, Au, Ag, Ti, Ta, Co sowie Legierungen und Silizide o- der Nitride hieraus. Für Diffusionsbarrieren können bei- spielsweise Ti, Ta, TiW, TaN, TiN, Pt sowie Silizide, Nitri- de oder andere binäre und ternäre Systeme hieraus eingesetzt werden.

Im ersten Ausführungsbeispiel wird das Verfahren im Prozess- fluss einer Damascene-Architektur beschrieben. Dazu ist in der Figur 1 eine Damascene-Architektur mit einer im Die- lektrikum vergrabenen Metallstruktur 2 auf einem Siliziumwa- fer 1, aus dem Stand der Technik, dargestellt. Metallstruk- turen 2 können beispielsweise Leitbahnen, Platten oder RF- Leitungen sein. Neben diesen Metallstrukturen 2 sind an ver- schiedenen Stellen Dummy-Strukturen 3 vorgesehen.

Die Figur 2 zeigt die Struktur nach dem Entfernen von über- flüssigen Material an der Oberfläche, beispielsweise mittels eines chemisch-mechanischen-Polierprozesses (CMP).

In der Figur 3 werden die Metallstrukturen 2 durch einen so- genannten"Cap-Layer"aus SiN abgedeckt und optional eine dünne Schicht IMD, bestehend aus Si02, darauf abgeschieden.

In den Figuren 4 und 5 ist das Aufbringen eines Fotolacks, das Belichten und Entwickeln des Lacks an jenen Stellen, an denen Hohlräume 4 erzeugt werden sollen, dargestellt. Hier- für ist eine partielle oder vollständige Öffnung der Die- lektrikaschichten durch bekannte Ätztechniken, Lackstrippen und/oder eine Erzeugung einer definierten Öffnung an den ge- wünschten Stellen notwendig. Dazu können beispielsweise Li- thographieverfahren wie g-bzw. i-line-Lithographie, DUV

(deep ultra-violet) oder EUV (extreme ultraviolet) einge- setzt werden.

Figur 6 zeigt die Halbleiterstruktur nach dem Herauslösen des Dummy-Materials. Dieser Verfahrensschritt erfolgt bevor- zugt nasschemisch und selektiv zur Barriere, dabei bleiben die Nicht-Dummy-Metallbahnen durch den Cap-Layer" (Die- lektrikum) geschützt. Nachfolgend kann ein Herauslösen des Barrierematerials, bevorzugt nasschemisch und selektiv zum Dielektrikum wie in Figur 7 dargestellt, erfolgen. Dieser Verfahrensschritt ist optional. Wird auf diesen Schritt ver- zichtet so hat die verbleibende Barriere kaum eine parasitä- re Wirkung. Wenn im Verfahrensablauf besonders kleine Öff- nungen notwendig sind, kann deren Durchmesser optional durch eine"Spacertecknik", dem Abscheiden und Rückätzen eines Dielektrikums, verengt werden.

Nachfolgend werden die Öffnungen, bevorzugt durch eine PECVD-Abscheidung (plasma enhanced chemical vapor depositi- on) von SiO2 oder einem low-k Dielektrikum unter anfänglicher Verwendung von Prozessparametern und chemischen Ausgangsma- terialien, welche auch als Prekursoren bezeichnet werden, die zu einer nicht konformen Abscheidung führen, versiegelt.

Dies kann beispielsweise durch einen PECVD-Prozess mit SiH4 oder TEOS und eine Konzentrationen im Mangelbereich erfol- gen. Derartige Prozesse führen zu einem schnellen Verschlie- ßen der geöffneten Dummy-Strukturen 3 durch sich ausbildende Überhänge und einer geringeren Abscheidung in den Hohlräumen 4 und erzeugen die erfindungsgemäßen Hohlräume 4, wie in der Figur 8 dargestellt.

Im Anschluss an die Erzeugung der Hohlräume 4 in einer ers- ten Ebene kann durch eine konventionelle IMD-Abscheidung mit nachfolgender Planarisierung die Erzeugung von Hohlräumen 4 mit dem erfindungsgemäßen Verfahren in einer darüber ange- ordneten Ebene, wie in der Figur 9 dargestellt, fortgesetzt werden.

Im zweiten Ausführungsbeispiel wird das Verfahren im Pro- zessfluss einer RIE-Architektur beschrieben. In der Figur 10 ist eine RIE-Architektur mit auf dem Dielektrikum liegenden Metallstrukturen auf einem Siliziumwafer 1, aus dem Stand der Technik, dargestellt. Auch in diesem Beispiel sind neben den Metallstrukturen 2 an verschiedenen Stellen Dummy- Strukturen 3 vorgesehen.

In der Figur 11 ist die Struktur nach einen Abscheidungspro- zess mit einer frei wählbaren Dielektrikumschicht darge- stellt.

Die Figur 12 zeigt die nachfolgende Planarisierung der Ober- fläche der Struktur, wobei bevorzugt ein dünnes Rest- Dielektrikum über dem Metall verbleibt.

Danach erfolgt das Aufbringen eines Fotolacks sowie ein Be- lichtungs-und Entwicklungsvorgang des Lacks an den Stellen, an denen die erfindungsgemäßen Hohlräume 4 erzeugt werden sollen, wie in der Figur 13 dargestellt. Zum Einsatz können beispielsweise g-bzw. i-line-, DUV-oder EUV-Lithographie- verfahren kommen. Nach dem Lackstrippen erfolgt die Übertra- gung dieser Struktur in die Dielektrikaschicht, welche dann als Hartmaske verwendet wird.

Eine partielle oder vollständige Öffnung der Dielektrika- schicht, welche auch aus mehreren Teilschichten bestehen kann, durch eine Ätztechnik, beispielsweise durch einen Via- Ätzprozess, der nicht selektiv zu TiN-ARC-Layer und Al aus- geführt wird, ist in der Figur 14 gezeigt. Alternativ kann ein Lackstripp-Verfahren und/oder das Erzeugen von definier- ten Öffnungen an den gewünschten Stellen zu Einsatz kommen.

Das nachfolgende Herauslösen des Dummy-Materials erfolgt nasschemisch selektiv zu einer Barriere-und ARC-Schicht, aber auch zum verwendeten Dielektrikum. Dabei werden die Nicht-Dummy-Metallbahnen durch das Dielektrikum-Cap ge-

schützt. Im Anschluss an diesen Ätzprozess kann das Heraus- lösen des Barriere-Materials beispielsweise durch einen nasschemischen, selektiv zum Dielektrikum ablaufenden Pro- zess erfolgen. Erfolgt das Entfernen der Barriere-Schicht nicht, verbleibt diese in der Struktur, hat aber kaum para- sitäre Störwirkung. Für das Erzielen besonders kleiner Durchmesser der Öffnungen kann eine Spacertechnik mit Ab- scheiden und Rückätzen eines Dielektrikums eingesetzt wer- den. Dieser Verfahrensschritt mit der Entfernung der Barrie- re-Schicht ist in der Figur 15 dargestellt.

Die Figur 16 zeigt die anschließende Versiegelung der Hohl- räume 4 beispielsweise durch eine PECVD-Abscheidung von SiO2 oder einem low-k-Dielektrikum unter anfänglicher Verwendung von Prozessparametern und Prekursoren, die zu einer nicht konformen Abscheidung führen. Dazu gehören PECVD-Prozesse mit SiH4 oder TEOS und Konzentrationen im Mangelbereich. So- mit ist ein schnelles Verschließen der Hohlräume 4 durch sich ausbildende Überhänge und eine geringe Abscheidung in- nerhalb der Hohlräume 4 gewährleistet.

In der Figur 17 ist der nachfolgende Prozess einer konventi- onellen IMD-Abscheidung, Planarisierung der Oberfläche und die Erzeugung von Kontakten zwischen den Ebenen, darge- stellt. Das erfindungsgemäße Verfahren kann auch in ver- schiedenen Ebenen zur Anwendung kommen, wie in der Figur 18 dargestellt.

Verfahren zur Verringerung parasitärer Kopplungen in Schalt- kreisen Bezugszeichenliste 1 Siliziumwafer 2 Metallstrukturen 3 Dummy-Strukturen 4 Hohlräume