NONVOLATILE RANDOM ACCESS MEMORY

Title:

NONVOLATILE RANDOM ACCESS MEMORY

Document Type and Number:

WIPO Patent Application WO/2009/090892

Kind Code:

Abstract:

Provided is a nonvolatile random access memory which can be mounted on a substrate within a standard CMOS process. The memory cell (1) is provided with a first MIS transistor (2), which has a first conductivity type first semiconductor layer (6) in an electrically floating state, second conductivity type first drain region (8) and first source region (10) which are formed on a surface of the first semiconductor layer (6), and a first gate electrode (14) formed above the surface of the first semiconductor layer (6) with a first gate insulating film (12) in between; and a second MIS transistor (3), which has a first conductivity type second semiconductor layer (7) insulated from the first semiconductor layer (6), second conductivity type second drain region (9) and second source region (11) which are formed on the surface of the second semiconductor layer (7), and a second gate electrode (15) formed above the surface of the second semiconductor layer (7) with a second gate insulating film (13) in between. A floating gate in an electrically floating state is configured by electrically connecting the first gate electrode (14) and the second gate electrode (15) to each other.

Inventors:

UEDA NAOKI

Application Number:

PCT/JP2009/050013

Publication Date:

July 23, 2009

Filing Date:

January 06, 2009

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Assignee:

SHARP KK (JP)
UEDA NAOKI

International Classes:

H01L27/105; G11C16/02; G11C16/04; H01L21/8242; H01L21/8247; H01L27/108; H01L27/115; H01L29/788; H01L29/792

Domestic Patent References:

WO2006026159A1

2006-03-09

Foreign References:

JP2002237578A	2002-08-23
JPH05217384A	1993-08-27
JP2002260381A	2002-09-13
JP2008235598A	2008-10-02

Attorney, Agent or Firm:

MASAKI, Yoshifumi (3-6 Imabashi 4-chome,Chuo-k, Osaka-shi Osaka 42, JP)

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Claims:

1ビットデータを記憶可能な不揮発性のメモリセルを備えてなる不揮発性ランダムアクセスメモリであって、
前記メモリセルセルが、
電気的に浮遊状態の第1導電型の第1半導体層、前記第1半導体層表面に形成された前記第1導電型と逆導電型の第2導電型の不純物拡散領域からなる第1ドレイン領域と第1ソース領域、及び、前記第1ドレイン領域及び前記第1ソース領域に挟まれた前記第1半導体層表面の上方に第1ゲート絶縁膜を介して形成された第1ゲート電極を有してなる第1MISトランジスタと、
前記第1半導体層から絶縁された前記第1導電型の第2半導体層、前記第2半導体層表面に形成された前記第2導電型の不純物拡散領域からなる第2ドレイン領域及び第2ソース領域と、前記第2ドレイン領域及び前記第2ソース領域に挟まれた前記第2半導体層表面の上方に第2ゲート絶縁膜を介して形成された第2ゲート電極を有してなる第2MISトランジスタと、を備え、
前記第1ゲート電極と前記第2ゲート電極が相互に電気的に接続されて電気的に浮遊状態の浮遊ゲートを構成し、
第1記憶モードにおいて、前記第1半導体層の電荷の多寡によって前記第1MISトランジスタの閾値電圧を制御して、1ビットデータを揮発的に記憶可能であり、
第2記憶モードにおいて、前記浮遊ゲートの電荷の多寡によって前記第2MISトランジスタの閾値電圧を制御して、1ビットデータを不揮発的に記憶可能であることを特徴とする不揮発性ランダムアクセスメモリ。

前記第2半導体層の表面に、前記第1導電型の不純物拡散領域からなる前記第2半導体層に電圧供給するコンタクト領域を備え、
前記コンタクト領域と前記第2ソース領域が同電位となるように電気的に接続されていることを特徴とする請求項1に記載の不揮発性ランダムアクセスメモリ。

前記第1記憶モードでの記憶状態を書き換える第1データ書き換え回路を備え、
前記第1データ書き換え回路が、
前記第1ドレイン領域に前記第1ソース領域を基準として前記第1導電型がP型の場合には正電圧、N型の場合には負電圧の第1書き込み電圧を印加し、前記第2ドレイン領域、前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つに前記第1書き込み電圧と同極性の第2書き込み電圧を印加することで、前記第2ドレイン領域、前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つと前記第2ゲート間の静電容量結合によって、前記第1ゲート電極の電圧を制御して、前記第1ドレイン領域近傍でインパクトイオンを発生させ、前記第1導電型がP型の場合には正電荷、N型の場合には負電荷を前記第1半導体層内に蓄積して第1記憶状態とし、
前記第1ドレイン領域に前記第1ソース領域を基準として前記第1書き込み電圧と逆極性の第3書き込み電圧を印加して、前記第1ドレイン領域と前記第1半導体層間の接合を順方向バイアス状態として、前記第1半導体層に蓄積された電荷を前記第1ドレイン領域に放出させて第2記憶状態とすることを特徴とする請求項1に記載の不揮発性ランダムアクセスメモリ。

前記第1記憶モードでの記憶状態を読み出す第1データ読み出し回路を備え、
前記第1データ読み出し回路が、
前記第1ドレイン領域に前記第1ソース領域を基準として前記第1導電型がP型の場合には正電圧、N型の場合には負電圧の第1読み出し電圧を印加し、前記第2ドレイン領域、前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つに前記第1読み出し電圧と同極性の第2読み出し電圧を印加することで、前記第2ドレイン領域、前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つと前記第2ゲート間の静電容量結合によって、前記第1ゲート電極の電圧を制御して、前記第1半導体層の電荷の多寡に応じて定まる前記第1MISトランジスタの閾値電圧の差を、前記第1ドレイン領域の前記第1ソース領域間の電流差として検出することで、前記第1記憶モードでの記憶状態が前記第1記憶状態と前記第2記憶状態の何れであるかを判定することを特徴とする請求項3に記載の不揮発性ランダムアクセスメモリ。

前記第2記憶モードの記憶状態を前記第1記憶モードの記憶状態に転送するリコール処理を行うリコール回路を備え、
前記リコール回路が、
前記第1ドレイン領域の前記第1ソース領域を基準として前記第1導電型がP型の場合には正電圧、N型の場合には負電圧の第1リコール電圧を印加し、前記第2ドレイン領域、前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つに前記第1リコール電圧と同極性の第2リコール電圧を印加することで、前記第2ドレイン領域、前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つと前記第2ゲート間の静電容量結合によって、前記第1ゲート電極の電圧を制御し、前記第1ゲート電極の電圧が前記第2記憶モードの記憶状態に応じて変化するのに応じて、前記第1ドレイン領域近傍でのインパクトイオンの発生を制御することにより、前記第2記憶モードの記憶状態を前記第1半導体層の電荷の多寡による前記第1記憶モードの記憶状態に転送することを特徴とする請求項3に記載の不揮発性ランダムアクセスメモリ。

前記第2記憶モードの記憶状態を前記第1記憶モードの記憶状態に転送するリコール処理を行うリコール回路を備え、
前記リコール回路が、
前記第1ドレイン領域の前記第1ソース領域を基準として前記第1導電型がP型の場合には正電圧、N型の場合には負電圧の第1リコール電圧を印加し、前記第2ドレイン領域、前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つに前記第1リコール電圧と同極性の第2リコール電圧を印加することで、前記第2ドレイン領域、前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つと前記第2ゲート間の静電容量結合によって、前記第1ゲート電極の電圧を制御し、前記第1ゲート電極の電圧が前記第2記憶モードの記憶状態に応じて変化するのに応じて、前記第1ドレイン領域近傍でのインパクトイオンの発生を制御することにより、前記第2記憶モードの記憶状態を前記第1半導体層の電荷の多寡による前記第1記憶モードの記憶状態に転送することを特徴とする請求項4に記載の不揮発性ランダムアクセスメモリ。

前記リコール回路は、前記第1リコール電圧及び前記第2リコール電圧を印加する前に、前記第1ドレイン領域に前記第1ソース領域を基準として前記第1リコール電圧と逆極性の第3リコール電圧を印加して、前記第1ドレイン領域と前記第1半導体層間の接合を順方向バイアス状態として、前記第1半導体層に蓄積された電荷を前記第1ドレイン領域に放出させて第2記憶状態とする初期化処理を行うことを特徴とする請求項5または6に記載の不揮発性ランダムアクセスメモリ。

前記第1記憶モードの第1記憶状態を前記第2記憶モードの記憶状態に転送する第1ストア処理を行う第1ストア回路を備え、
前記第1ストア回路が、
前記第1記憶モードの記憶状態が前記第1記憶状態の場合に、前記第1ゲート下に反転層が生成されるように、前記第1ドレイン領域及び前記第1ソース領域の少なくとも何れか一方に、前記第1導電型がP型の場合には正電圧、N型の場合には負電圧の第1ストア電圧を印加し、前記第2ドレイン領域に、前記第1ストア電圧と同極性の第2ストア電圧を印加し、前記第2ソース領域と前記第2半導体層に、前記第1ストア電圧と同極性の第3ストア電圧を夫々印加し、前記第1ドレイン領域及び前記第1ソース領域の少なくとも何れか一方及び前記反転層と、前記第1ゲート電極との間の静電容量結合によって、前記第2ゲート電極の電圧を制御し、前記第2ドレイン領域と前記第2ソース領域の何れか一方で、ホットキャリアを発生させて、前記浮遊ゲートに前記第1半導体層に蓄積される電荷とは逆極性の電荷を注入して、前記第1記憶モードの第1記憶状態を前記第2記憶モードの記憶状態に転送することを特徴とする請求項3~6の何れか1項に記載の不揮発性ランダムアクセスメモリ。

前記第1記憶モードの第2記憶状態を前記第2記憶モードの記憶状態に転送する第2ストア処理を行う第2ストア回路を備え、
前記第2ストア回路が、
前記第1記憶モードの記憶状態が前記第2記憶状態の場合に、前記第1ゲート下に反転層が生成されないように、前記第1ドレイン領域及び前記第1ソース領域の少なくとも何れか一方に、前記第1ストア電圧と同極性の第4ストア電圧を印加し、前記第2ドレイン領域に、前記第4ストア電圧と同極性の第5ストア電圧を印加し、前記第2ソース領域と前記第2半導体層に、前記第4ストア電圧と同極性の第6ストア電圧を夫々印加し、前記第1ドレイン領域及び前記第1ソース領域の少なくとも何れか一方と前記第1ゲート間の静電容量結合による前記第2ゲート電極の電圧の制御を抑制し、前記第2ドレイン領域と前記第2ソース領域の何れか一方で、前記第1ストア処理とは逆極性のホットキャリアを発生させて、前記浮遊ゲートに前記第1半導体層に蓄積される電荷と同極性の電荷を注入して、前記第1記憶モードの第2記憶状態を前記第2記憶モードの記憶状態に転送することを特徴とする請求項8に記載の不揮発性ランダムアクセスメモリ。

前記リコール回路が前記リコール処理を終了した後、前記第1データ書き換え回路が、前記リコール処理後の前記第1記憶モードの記憶状態を反転するデータ反転処理を行うことを特徴とする請求項5または6に記載の不揮発性ランダムアクセスメモリ。

前記第1ストア回路が前記第1ストア処理を、前記第2ストア回路が前記第2ストア処理を夫々実行する前に、前記第1データ書き換え回路が、前記第1ストア処理及び前記第2ストア処理前の前記第1記憶モードの記憶状態を反転するデータ反転処理を行うことを特徴とする請求項9に記載の不揮発性ランダムアクセスメモリ。

前記第2記憶モードの記憶状態を初期化するリセット回路を備え、
前記リセット回路が、
前記第1ドレイン領域及び前記第1ソース領域の何れか一方に、前記第1導電型がP型の場合には負電圧、N型の場合には正電圧の第1リセット電圧、または接地電圧を印加し、その他方をフローティング状態とし、前記第2ドレイン領域に前記第1リセット電圧と逆極性の第2リセット電圧を印加し、前記第2ソース領域及び前記第2半導体層をフローティング状態とすることで、前記第1リセット電圧を印加した前記第1ドレイン領域及び前記第1ソース領域の何れか一方と前記第1ゲート間の静電容量結合によって、前記第2ゲート電極の電圧を制御して、前記第2ゲート電極と前記第2ドレイン領域間の電圧によって、前記浮遊ゲートの蓄積電荷を引き抜くか、前記蓄積電荷と逆極性の電荷を注入して前記浮遊ゲートの電荷蓄積状態の初期化を行うことを特徴とする請求項3~6の何れか1項に記載の不揮発性ランダムアクセスメモリ。

前記第1半導体層と前記第2半導体層の夫々が、絶縁体基板上、或いは、前記第1半導体層と前記第2半導体層と接合が逆方向バイアス状態となる電位状態に設定された第2導電型の不純物拡散層上に形成され、前記第1半導体層と前記第2半導体層の夫々の側方が素子分離絶縁膜で囲まれていることを特徴とする請求項1~6の何れか1項に記載の不揮発性ランダムアクセスメモリ。

前記メモリセルを行方向及び列方向に夫々複数配列してなるメモリセルアレイと、
同一行の前記各メモリセルの前記第2ドレイン領域が夫々共通に接続する複数の第1ワード線と、
同一行の前記各メモリセルの前記第2ソース領域と前記第2半導体層が夫々共通に接続する複数の第2ワード線と、
同一列の前記各メモリセルの前記第1ドレイン領域が夫々共通に接続する複数のビット線と、
同一行または同一列の前記各メモリセル、或いは、前記メモリセルアレイ内の全ての前記メモリセルの前記第1ソース領域が夫々共通に接続する1または複数のソース線と、
前記第1ワード線、前記第2ワード線、前記ビット線、及び、前記ソース線の夫々に対して印加する電圧の制御を行う電圧制御手段と、を備えることを特徴とする請求項1~6の何れか1項に記載の不揮発性ランダムアクセスメモリ。

Description:

不揮発性ランダムアクセスメモ� ��

本発明は、不揮発性ランダムアクセスメ� ��リに関し、特に、標準的なCMOSプロセス工程内で基板上に実装可能な不揮発性ランダムアクセスメモリであって、電気的にデータを書き換え可能で、書き換えたデータを揮発的に記憶可能であり且つ不揮発的に記憶可能な不揮発性ランダムアクセスメモリに関する。

電気的にデータを書き換え可能で、書き� ��えたデータを不揮発的に記憶可能な不揮発� ��半導体記憶装置は、電源を遮断しても記憶� ��ータが消失せず保存される特性を有するが� ��一般的に、書き換え回数や書き換え速度(~10 m秒程度)に制限があるため、常時頻繁にデー� ��を書き換える用途には適さない。斯かる不� ��発性半導体記憶装置としては、EEPROM(電気的に消去プログラム可能な読み出し専用メモリ )やフラッシュメモリ等がある。一方、電気� �にデータを書き換え可能で、書き換えたデ� �タを揮発的に記憶可能な揮発性半導体記憶� �置は、電源を遮断すると記憶データが消失� �るものの、書き換え回数に制限がなく、不� �発性半導体記憶装置と比べデータの書き換� �が非常に速い(100n秒以下)。代表的な揮発性� �導体記憶装置として、DRAM(ダイナミックランダムアクセスメモリ)やSRAM(スタティックランダムアクセスメモリ)等がある。

そこで、揮発性半導体記憶装置の長所で� ��る高速にデータ書き換え可能な点と、不揮� ��性半導体記憶装置の電源遮断時もデータを� ��持可能な点を両立させるため、揮発性半導� ��記憶装置のメモリセル構造と不揮発性半導� ��記憶装置のメモリセル構造を、メモリセル� ��ベルで統合した不揮発性ランダムアクセス� ��モリ(NVRAM)が提案されている(例えば、下記� �特許文献1、特許文献2参照)。

特許文献1には、DRAMセルとEEPROMセルを組� �合わせたメモリセルを備えた不揮発性ダイ� �ミックランダムアクセスメモリ(NVDRAM)が開示されている。特許文献1に開示のメモリセル� �、図13の等価回路に示すように、DRAMセルの� �送ゲートとなるトランジスタQ11のドレイン� �たはソースの一方をビット線BLに、他方を第 2MISトランジスタQ12のドレインまたはソース� �一方に、ゲートをワード線WLに夫々接続し、第2MISトランジスタQ12のドレインまたはソー� �の他方を、DRAM動作に対する第2MISトランジスタQ12の干渉を抑制するためのトランジスタQ13 のドレインまたはソースの一方に、ゲートを書き換え制御線GLに夫々接続し、トランジス� ��Q13のドレインまたはソースの他方を制御線S L、ゲートを切り替え制御線TLに夫々接続し、トランジスタQ11のドレインまたはソースの他方と第2MISトランジスタQ12のドレインまたは� �ースの一方の接続点に、蓄積容量素子Csの一方端が接続し、他方端が接地された構成となっている。

特許文献2には、SRAMセルとEEPROMセルを組� �合わせたメモリセルを備えた不揮発性スタ� �ィックランダムアクセスメモリ(NVSRAM)が開示されている。特許文献2に開示のメモリセル� �、図14の等価回路に示すように、抵抗負荷型のSRAMセルの1対の相補データ記憶ノードDN,DNB� ��夫々に、EEPROMセルQ20、Q21が、選択トランジ� ��タQ22、Q23を介して接続した構成となってい� ��。

次に、標準的なCMOSプロセス工程内で基板上に実装可能な不揮発性半導体記憶装置として、下記の特許文献3に開示された不揮発性� �導体記憶装置がある。特許文献1に開示され� ��不揮発性半導体記憶装置の構成について図1 5を参照して説明する。図15(a)は、特許文献1� �記載の不揮発性半導体記憶装置で使用され� �メモリセルの概略断面図であり、図15(b)はその等価回路図である。

図15(a)に示されるメモリセル100は、P型半� ��体基板101上にN型ウェル102が形成されており、当該ウェル102の上にP型不純物拡散層110、11 1及びN+型不純物拡散層112が形成されている。また、P型不純物拡散層111とN+型不純物拡散層 112とは素子分離絶縁膜114によって互いに分離形成されている。また、半導体基板101上のN� �ウェル102が形成されていない領域(以下、適� ��「ウェル外領域」と称する)内に、N型不純� �拡散層108及び109が分離して形成されている� �また、N型不純物拡散層109とN型ウェル102上に形成されているP型不純物拡散層110とは素子� �離絶縁膜113によって互いに分離形成されて� �る。

そして、このウェル外領域の上部領域に� ��第1ゲート絶縁膜104を介して、N型不純物拡� �層108及び109に挟まれた領域にオーバーラッ� �するように第1ゲート電極106が形成されてい� ��。一方、N型ウェル102の形成領域の上部領域には、第2ゲート絶縁膜103を介して、P型不純� ��拡散層110及び111に挟まれた領域にオーバー� ��ップするように第2ゲート電極105が形成されている。尚、この第1ゲート電極106と第2ゲー� ��電極105とは導電体107によって電気的に接続� ��れている。

また、メモリセル100は、N型不純物拡散層 108に対して電気的に接続を行うためのコンタクトC101、N型不純物拡散層109に対して電気的� ��接続を行うためのコンタクトC102、P型不純� �拡散層110、111、及び、N+型不純物拡散層112に対して一律に電気的に接続を行うためのコンタクトC103を夫々備える。図15(a)に示すように、P型不純物拡散層110、111、及び、N+型不純物拡散層112は互いに同一ノードに接続されており、コンタクトC103より所定の電圧が印加さ� �ると、不純物拡散層110、111、112に対して一� �に同電圧が印加される構成である。

そして、上記構成のメモリセル100が行方� ��及び列方向に複数配列されてなるメモリセ� ��アレイを備えて特許文献3に開示の不揮発性半導体記憶装置が構成される。このとき、所定の位置関係にある各メモリセルは、複数のビット線、ワード線、及びソース線によって夫々互いに電気的に接続される。以下では、コンタクトC101がビット線に、コンタクトC102� ��ソース線に、コンタクトC103がワード線に夫々接続されるものとする。

即ち、図15(a)に示すメモリセル100は、P型� ��導体基板101、N型不純物拡散層108、N型不純� �拡散層109、第1ゲート絶縁膜104、及び、第1ゲート電極106によって構成されるMOSトランジスタQ30と、N型ウェル102、P型不純物拡散層110、P 型不純物拡散層111、第2ゲート絶縁膜103、及� �、第2ゲート電極105によって構成されるMOSキ� ��パシタQ31とを備えてなる。そして、このMOS� ��ランジスタQ30を構成する第1ゲート電極106と、MOSキャパシタQ31を構成する第2ゲート電極10 5とが、導電体107を介して接続され、第1ゲー� ��電極106が第1ゲート絶縁膜104によって半導体基板101、並びに、N型不純物拡散層108及び109� �電気的に絶縁されており、第2ゲート電極105� ��第1ゲート絶縁膜103によってN型ウェル102、� �びに、P型不純物拡散層110及び111と電気的に� ��縁されていることより、第1ゲート電極106、第2ゲート電極105(及びこれらを電気的に接続� ��る導電体107)は、浮遊ゲート電極FGを構成す� ��(図15(b)参照)。

このように構成されるメモリセル100に対� ��、コンタクトC101よりN型不純物拡散層108に� �して所定の第1正電圧を印加し、コンタクトC 102よりN型不純物拡散層109に対して接地電圧� �印加し、コンタクトC103よりP型不純物拡散層 110、111、及び、N+型不純物拡散層112に対して� ��1正電圧より高電圧である所定の第2正電圧� �印加した場合を想定する(以下、斯かる電圧� ��加状態を「第1電圧状態」と称する)。この� �き、第2正電圧が、第2ゲート電極105の帯電電位に対して十分に高い電圧値である場合、換言すれば、N型ウェル102、並びに、P型不純物� ��散層110及び111の電位に対して、第2ゲート電極105の電位が十分低い場合には、第2ゲート� �極105の下方のN型ウェル102と第2ゲート絶縁膜 103との界面に反転層(以下、適宜「キャパシ� �側反転層」と称する)が形成される。このと� ��、当該キャパシタ側反転層における少数キ� ��リアであるホールは、隣接するP型不純物拡散層110及び111から供給されるため、キャパシタ側反転層の電位は第2正電圧に結合する。

ところで、キャパシタ側反転層と第2ゲート電極105との間には、寸法や材料に起因して所定の静電容量を有する。一方で、第2ゲー� �電極105と電気的に接続されている第1ゲート� ��極106においても、第1ゲート電極106と半導体基板101とのオーバーラップ部分において、半導体基板101に対して第1ゲート電極の電位が� �の方向に十分高い場合には第1ゲート電極106� ��下方に位置する半導体基板101と第1ゲート絶縁膜104との界面に反転層(以下、「トランジ� �タ側反転層」と称する)が形成され、当該ト� ��ンジスタ側反転層と第1ゲート電極106との間に寸法や材料に起因した所定の静電容量を有する。

上記第1電圧状態において、半導体基板101 の電位が接地電位であるとすると、半導体基板101とキャパシタ側反転層との間には第2正� �圧の電位差が発生することとなる。第2ゲー� ��電極105と第1ゲート電極106とは電気的に接続されており同電位であることより、第2ゲー� �電極105及び第1ゲート電極106(即ち浮遊ゲート電極FG)は、キャパシタ側反転層との間の静電容量、及びトランジスタ側反転層との間の静電容量によって決定される所定の正電位を示す(電位が上昇する)。

このとき、半導体基板101に対して第1ゲート電極106の電位が上昇することより、斯かる電位差が十分大きい値である場合には、第1� �ート電極106と半導体基板101との間のオーバ� �ラップ部分と第1ゲート絶縁膜6との界面に上述のようにトランジスタ側反転層が形成される。上記第1電圧状態においては、コンタク� �C101よりN型不純物拡散層108に対して第1正電� �が、コンタクトC102よりN型不純物拡散層109に対して接地電圧が夫々印加されており、N型� �純物拡散層109からN型不純物拡散層108に向け� ��正電界が発生し、N型不純物拡散層109内の電子が、斯かる正電界の影響を受けて加速されてホットエレクトロン状態となる。このホットエレクトロンは、第1ゲート電極106の高電� �状態に引き寄せられる結果、浮遊ゲート電� �FGに注入される。これにより、浮遊ゲート電極FGは負に帯電する。

MOSトランジスタQ30は、浮遊ゲート電極FG� �蓄積された電子の多寡によって、トランジ� �タ側反転層を形成するためにコンタクトC103� ��りN型ウェル102に対して印加すべき電圧値が変化する。即ち、コンタクトC103より所定の� �3正電圧を印加し、コンタクトC101よりN型不� �物拡散層108に対して所定の第4正電圧を印加� ��た場合に、トランジスタ側反転層が形成さ� ��てMOSトランジスタQ30が通電状態となる場合� ��は浮遊ゲート電極FGに電子が十分に蓄積さ� �ておらず、逆に、トランジスタ側反転層が� �成されずにMOSトランジスタQ30が非導通状態� �ある場合には浮遊ゲート電極FGに電子が十分蓄積されていることとなる。通常、浮遊ゲート電極FGに電子が十分蓄積されて負に帯電さ� ��ている状況を書き込み状態とし、逆の状態� ��非書き込み状態とする。

即ち、コンタクトC101よりN型不純物拡散� �108に対して前記第4正電圧を印加し、コンタ� ��トC102よりN型不純物拡散層109に対して接地� �圧を印加し、コンタクトC103よりP型不純物拡散層110、111、及び、N+型不純物拡散層112に対� ��て夫々前記第3正電圧を印加して(以下、斯� �る電圧印加状態を「第2電圧状態」と称する) 、コンタクトC101に接続されたビット線を流� �る電流、或いは、コンタクトC102に接続され� ��ソース線を流れる電流が検知されるか否か� ��判別し、当該判別結果を“0”及び“1”の2� ��に対応付けることでメモリセル100に記憶さ� ��た2値データの読み出し処理が行われる。

以上により、メモリセル100に対して上記� ��1電圧状態とすることでデータの書き込み処理が行われ、上記第2電圧状態とすることで� �ータの読み出し処理が行われることとなる� �尚、書き込み処理によってホットエレクト� �ンが注入されることで負に帯電した浮遊ゲ� �ト電極FGは、周囲が絶縁膜(第1ゲート絶縁膜1 03及び第2ゲート絶縁膜104)によって分離され� �いるため、斯かる帯電が揮発することはな� �、長時間に亘って帯電状態が保持可能な構� �である。また、コンタクトC103より印加する� ��圧によって、メモリセル100に対する書き込� ��処理或いは読み出し処理が選択されること� ��ら、コンタクトC103を介して実際に電圧が印加されるP型不純物拡散層110、111、及び、N+型不純物拡散層112は、メモリセル100を浮遊ゲート構造のEEPROMセルと見たときの制御ゲート電極CGに相当する。

次に、浮遊ゲート電極FGが負に帯電され� �書き込み状態のメモリセル100の蓄積データ� �消去する場合について説明する。

消去動作を行う場合には、コンタクトC103 よりP型不純物拡散層110、111、及び、N+型不純物拡散層112に対して接地電圧を印加し、コンタクトC101よりN型不純物拡散層108に対して所� ��の第5正電圧(第1正電圧程度、或いはそれよ� ��も高電圧)を印加し、コンタクトC102をフロ� �ティング(高インピーダンス)状態とする(以� �、斯かる電圧印加状態を「第3電圧状態」と� ��する)。このとき、浮遊ゲート電極FG(第1ゲ� �ト電極106)とN型不純物拡散層108との間に電位差が生じて高電界が発生し、FN(ファウラー・ノルドハイム)トンネリング現象によって浮� �ゲート電極FG内に蓄積されていた電子がN型� �純物拡散層108側に引き抜かれ、これによっ� �書き込み状態が解除される。尚、この場合� �コンタクトC102からもN型不純物拡散層109に対して前記第5正電圧を印加して、浮遊ゲート� �極FGから対向する半導体基板101の面に向かって高電界を発生させて、斯かる電界によって電子の引き抜きを行っても良い。

尚、別の消去方法として、浮遊ゲート電� ��FGに対してホットホールを注入する方法が� �示されている(例えば、下記の非特許文献1参照)。非特許文献1に開示された消去方法を、� ��15に示すメモリセル100に適用すると以下の� �うになる。即ち、制御ゲート電極CGに対して接地電圧または負電圧を印加するとともに、コンタクトC101よりN型不純物拡散層108に対し� ��所定の正電圧を印加する。このとき、N型不純物拡散層108と制御ゲート電極CGとの間に逆� ��性の高電位差が生じ、その結果、N型不純物拡散層108の表面が深い欠乏状態となってエネルギバンドの曲がりが急峻となる。このときバンド-バンド間トンネリングにより電子が� �電子帯より導電帯にトンネルする。この際� �電子とホールの対が発生するが、この内の� �子は、N型不純物拡散層108内に流れて吸収さ� ��る一方、発生したホールは、N型不純物拡散層108と半導体基板101(半導体基板101が接地電� �であるとする)との間における水平方向の電� ��によって、水平方向に加速されてホットホ� ��ルとなり、更に、斯かるホットホールが第1 ゲート電極106の接地電圧に近い正電圧状態に引き寄せられる結果、浮遊ゲートFGに注入さ� ��る(バンド-バンド間トンネリング誘起ホッ� �ホール注入)。この注入されたホットホール� ��より、浮遊ゲート電極FG内に蓄積されてい� �電子が相殺され、負の帯電状態が解除され� �ことで情報の消去が行われる。

尚、上述のFNトンネリング現象による消� �方法とホットホール注入による消去方法と� �間では、電圧の印加方法が似通っているが� �前者の消去方法では実用的に印加可能な電� �範囲で絶縁膜の内部電界をトンネリング現� �が生ずる程度まで十分高めるために極薄ゲ� �ト絶縁膜を採用することが必須となる一方� �、後者の方法では極薄ゲート絶縁膜を採用� �る必要がない点で両者は異なるものである� �

標準的なCMOSプロセス工程内で基板上に実装可能な不揮発性半導体記憶装置の他に、標準的なCMOSプロセスに新たな工程を追加するこ� �なく混載可能な電気的にデータの書き換え� �能なDRAM(揮発性半導体記憶装置)が提供され� �いる(下記の特許文献4参照)。特許文献4に開� ��のDRAMの構成について、図16を参照して説明� ��る。図16は、特許文献4に開示のDRAMで使用されるメモリセル200の概略断面図(同図(a))と、� ��モリセルアレイの等価回路図(同図(b))であ� �。
メモリセル200は、SOI構造のNチャネル型MISトランジスタ(絶縁ゲート型電界効果トランジ� �タ)で構成されている。即ち、メモリセル200� ��、シリコン基板201上に絶縁膜としてシリコ� ��酸化膜202が形成され、該シリコン酸化膜202� ��にP型シリコン層203が形成されたSOI基板が用いられている。当該SOI基板のP型シリコン層20 3上に、ゲート酸化膜204を介してゲート電極20 5が形成され、ゲート電極205に自己整合され� �n型ソース、ドレイン拡散層206、207が形成さ� ��ている。

メモリセル200が行方向及び列方向に複数� ��列され、行方向に並ぶメモリセル200のゲー� ��205がワード線WLに接続され、列方向に並ぶ� �モリセル200のドレイン207がビット線BLに接続され、メモリセル200のソース206が接地線に接続されたメモリセルアレイが構成される。メモリセル200は、P型シリコン層203に過剰の多� �キャリアが保持された第1の閾値電圧を有す� ��第1データ状態と、P型シリコン層203の過剰� �多数キャリアが放出された第2の閾値電圧を� ��する第2データ状態とをダイナミックに記憶し、且つ、任意のビット単位でのデータ書き換えを可能としたものであり、更に、メモリセルアレイのメモリセル200を第1データ状態� �書き込む初期化モードを有する。

n型ソース、ドレイン拡散層206、207は、底部のシリコン酸化膜202に達する深さに形成されている。従って、P型シリコン層203からな� �ボディ領域は水平方向及び底面方向が他の� �分から絶縁分離され浮遊状態となる。

このNチャネル型MISトランジスタからなる DRAMセルの動作原理について説明する。デー� �の記憶には、MISトランジスタのボディ領域� �多数キャリアであるホールの蓄積を利用す� �。即ち、MISトランジスタを5極管領域で動作� ��せることにより、ドレイン207の近傍でイン� ��クトイオンを発生させる。このインパクト� ��オン化により生成される過剰の多数キャリ� ��であるホールをP型シリコン層203に保持させ、そのホールの蓄積状態を例えばデータ“1� �とする。ドレイン拡散層207とP型シリコン層2 03の間のPN接合を順方向バイアス状態にしてP� ��シリコン層203の過剰ホールをドレイン側に� ��出した状態をデータ“0”とする。

データ“0”、“1”はボディ領域内のホ� �ルの蓄積状態の差(つまり、電位の差)であり、MISトランジスタの閾値電圧の差として記憶される。即ち、ホールの蓄積によりボディ領域の電位が高いデータ“1”状態の閾値電圧Vt h1は、データ“0”状態の閾値電圧Vth0より低� �。ボディ領域に多数キャリアであるホール� �蓄積した“1”データ状態を保持するために� ��、ワード線には負の電圧を印加することが� ��要になる。このデータ保持状態は逆データ� ��書き込み動作(消去動作)を行わない限り読� �出し動作を行っても変わらない。即ち非破� �読み出しが可能となる。

データ読み出し方式には、ワード線に上� ��両記憶状態の閾値電圧Vth0、Vth1の中間電圧� �若しくは、両閾値電圧以上の電圧を印加し� �両記憶状態のメモリセルの駆動電流差を検� �する方法がある。駆動電流差を検知する方� �には、ビット線を所定の電位にプリチャー� �した後にワード線を駆動し、その際のビッ� �線電位降下を見る方法、ワード線をプリチ� �ージしてから、ビット線電位を立ち上げ、� �ット線電位の上昇速度を見る方法、ビット� �電位を所定の電位にクランプした後にワー� �線を立ち上げて、異なる状態のメモリセル� �のビット線電流の差を見る方法等がある。

特開平3-12097号公報

米国特許5065362号明細書

特開平6-334190号公報

特開2002-260381号公報 Boaz Eitan et al.,“Can NROM,a 2 Bit,Trapping Storage NVM Cell,Give a real Challenge to Floating G ate Cells?”, Extended Abstracts of the 1999 Interna tional Conference on Solid State Devices and Material s,Tokyo,1999,p.522-523

特許文献1に開示された従来の不揮発性ランダムアクセスメモリでは、キャパシタ面積が十分小さいDRAMセルを構築するためにロジ� �クプロセス(CMOSプロセス)に対して製造工程� �追加が必要となり、製造コストが高騰する� �一方、特許文献2に開示された従来の不揮発� ��ランダムアクセスメモリでも、EEPROMを1層ポリシリコン型の素子構造(図15参照)で置き換� �れば、標準ロジックプロセスのトランジス� �のみで構築可能であるが、SRAMセル部分の素� ��数が多くメモリセル面積が大きくなる。

また、これら何れの不揮発性ランダムア� ��セスメモリも、揮発性メモリセル部の電荷� ��持ノードに不揮発性メモリセル素子のドレ� ��ンまたはソースを接続するため、揮発性メ� ��リセルとしての動作時に揮発性メモリセル� ��分の記憶保持電圧がEEPROMセルの干渉を受け� ��くするために不揮発性メモリセル素子と揮� ��性メモリセル素子の間にスイッチ素子を追� ��する必要がありメモリセル面積が増大する� ��因となる。

更に、上述の特許文献1及び2に開示され� �従来の不揮発性ランダムアクセスメモリで� �、不揮発性メモリセル素子として窒化シリ� �ン膜を電荷保持層として利用するMNOS型若し� ��はMONOS型を採用しているが、当該不揮発性� �モリセル素子は、標準ロジックプロセスに� �して窒化シリコン膜の製造工程を追加する� �要がある。揮発性メモリセルと組み合わせ� �不揮発性メモリセルとしてEEPROMセルを利用� �る場合、標準ロジックプロセスに変更を加� �ないで揮発性メモリセルと不揮発性メモリ� �ルの統合を実現するためには、1層ポリシリ� ��ン型の不揮発性メモリセルを採用する必要� ��あるが、上述の如く(図15参照)、当該メモリセルは、メモリセルMISトランジスタの他に、浮遊ゲートを制御するための制御ゲートキャパシタを追加する必要があった。

以上の如く、従来の不揮発性ランダムア� ��セスメモリに係る技術では、揮発性メモリ� ��ルの電荷保持ノードに不揮発性メモリセル� ��子のドレイン若しくはソースを接続する部� ��にスイッチング素子を追加する必要があり� ��更に、標準ロジックプロセスに変更を加え� ��いように不揮発性メモリセル素子を追加す� ��場合は、不揮発性メモリセル素子を1トランジスタで構築できないという問題があった。更に、組み合わせる不揮発性メモリセルには、新たなプロセスの追加により製造工程が複雑化するか、或いは、揮発性メモリセルを構成するトランジスタ等の単位素子数が増加することになり、新たな工程の追加やメモリセルを構成する単位素子数の増加を伴わずに、揮発性半導体記憶装置のメモリセル構造と不揮発性半導体記憶装置のメモリセル構造を、メモリセルレベルで統合した不揮発性ランダムアクセスメモリを構築することは困難であった。従って、単に従来技術を組み合わせただけでは、不揮発性メモリセルと揮発性メモリセルを最小限に組み合わせた2つのトラン� �スタからなるメモリセルを標準的なCMOSプロ� ��ス工程内で基板上に実装した不揮発性ラン� ��ムアクセスメモリを構築することは困難で� ��った。

本発明は、上記問題点に鑑みてなされた� ��のであり、その目的は、標準的なCMOSプロセス工程内で基板上に実装可能な不揮発性ランダムアクセスメモリを提供する点にある。

上記目的を達成するための本発明に係る� ��揮発性ランダムアクセスメモリは、1ビットデータを記憶可能な不揮発性のメモリセルを備えてなる不揮発性ランダムアクセスメモリであって、前記メモリセルセルが、電気的に浮遊状態の第1導電型の第1半導体層、前記第1 半導体層表面に形成された前記第1導電型と� �導電型の第2導電型の不純物拡散領域からな� ��第1ドレイン領域と第1ソース領域、及び、� �記第1ドレイン領域及び前記第1ソース領域に挟まれた前記第1半導体層表面の上方に第1ゲ� ��ト絶縁膜を介して形成された第1ゲート電極を有してなる第1MISトランジスタと、前記第1� ��導体層から絶縁された前記第1導電型の第2� �導体層、前記第2半導体層表面に形成された� ��記第2導電型の不純物拡散領域からなる第2� �レイン領域及び第2ソース領域と、前記第2ドレイン領域及び前記第2ソース領域に挟まれ� �前記第2半導体層表面の上方に第2ゲート絶縁膜を介して形成された第2ゲート電極を有し� �なる第2MISトランジスタと、を備え、前記第1 ゲート電極と前記第2ゲート電極が相互に電� �的に接続されて電気的に浮遊状態の浮遊ゲ� �トを構成し、第1記憶モードにおいて、前記� ��1半導体層の電荷の多寡によって前記第1MIS� �ランジスタの閾値電圧を制御して、1ビット� ��ータを揮発的に記憶可能であり、第2記憶モードにおいて、前記浮遊ゲートの電荷の多寡によって前記第2MISトランジスタの閾値電圧� �制御して、1ビットデータを不揮発的に記憶� ��能であることを第1の特徴とする。

上記第1の特徴の不揮発性ランダムアクセスメモリによれば、揮発性メモリセルのトランジスタとして機能する第1MISトランジスタ� �、不揮発性メモリセルのトランジスタとし� �機能する第2MISトランジスタの2つのトランジスタによって、不揮発性ランダムアクセスメモリのメモリセルが構成され、しかも、当該メモリセルを標準的なCMOSプロセス工程内で� �板上に実装することができる。

ここで、第1MISトランジスタの第1ゲート� �極の電圧は、第2MISトランジスタの第2半導体層と第2ゲート電極間の静電容量結合によっ� �、第2MISトランジスタ側の端子から制御可能� ��あり、逆に、第2MISトランジスタの第2ゲー� �電極の電圧は、第1MISトランジスタの第1半導体層と第1ゲート電極間の静電容量結合によ� �て、第1MISトランジスタ側の端子から制御可� ��である。つまり、第1MISトランジスタ単体では、揮発性メモリセルとして完全には機能せず、また、第2MISトランジスタ単体では、不� �発性メモリセルとして完全には機能しない� �、第1半導体層と第1ゲート電極間、及び、第 2半導体層と第2ゲート電極間の夫々の静電容� ��結合によって、第1MISトランジスタ側から第 2MISトランジスタを制御し、第2MISトランジス� ��側から第1MISトランジスタを制御可能な構造となっているため、第1記憶モードの揮発性� �憶状態と第2記憶モードの不揮発性記憶状態� ��夫々2つのトランジスタを用いて制御可能となる。

また、第1半導体層は電気的に浮遊状態であるため、第1半導体層と第1ゲート電極間の� ��電容量結合状態は、第1半導体層の電荷蓄積状態、つまり、第1記憶モードの記憶状態に� �存するので、第2MISトランジスタの第2ゲート電極の電圧制御によるデータの書き込みを、第1記憶モードの記憶状態によって変化させ� �ことが可能となり、第1記憶モードの揮発性� ��憶状態と第2記憶モードの不揮発性記憶状態を相互に関連付けることが可能となる。更に、第1半導体層と第2半導体層の間が相互に絶� ��分離されているので、両半導体層間で電荷� ��移動が無く、一方のMISトランジスタの半導� ��層に蓄積された電荷量が、他方のMISトラン� ��スタの駆動によって当該他方のMISトランジ� ��タを経由して増減することがない。つまり� ��本特徴によるメモリセルは、2つのMISトランジスタ間の干渉を防止するためのスイッチング素子が不要な構造となっている。

本特徴の不揮発性ランダムアクセスメモ� ��のメモリセルは、特許文献3に開示された標準的なCMOSプロセス工程内で基板上に実装可� �な不揮発性半導体記憶装置のメモリセル構� �(図15参照)と、2つのMISトランジスタを備える点で類似しているが、本特徴によるメモリセルでは、2つのMISトランジスタの導電型が同� �で、第1MISトランジスタの第1半導体層が電気的に浮遊状態であるのに対して、特許文献3� �開示のメモリセルでは、MOSトランジスタとMO Sキャパシタを構成する各トランジスタの導� �型が異なるとともに、MOSキャパシタを構成� �るトランジスタの半導体層(ボディ領域)は、電気的に浮遊状態とはなっておらず、また、 MOSトランジスタを構成するトランジスタの半導体層との間でPN接合が形成されている点で� ��大きく相違する。

更に、本特徴によるメモリセルの第1MISトランジスタは、特許文献4に開示された標準� �なCMOSプロセス工程内で基板上に実装可能な� ��発性半導体記憶装置のメモリセル構造(図16� ��照)と類似するが、本特徴によるメモリセルでは、第1MISトランジスタの第1ゲート電極と� ��2MISトランジスタの第2ゲート電極が相互に� �気的に接続されて電気的に浮遊状態の浮遊� �ートを構成している点で、大きく相違する� �

従って、本特徴によるメモリセルは、一� ��において、標準的なCMOSプロセス工程内で基板上に実装可能な特許文献3に開示された不� �発性半導体記憶装置と特許文献4に開示され� ��揮発性半導体記憶装置の夫々のメモリセル� ��類似する点があるものの、両メモリを単純� ��統合しただけのメモリセルではなく、2つのメモリセル間の干渉を防止するためのスイッチング素子を設けずに、第1ゲート電極と第2� ��ート電極が相互に電気的に接続されて電気� ��に浮遊状態の浮遊ゲートを構成するように� ��1及び第2MISトランジスタを構成することに� �って、特許文献3に開示された不揮発性メモ� ��セルと特許文献4に開示された揮発性メモリセルの両機能を発揮可能な形で、2つのメモ� �セルを統合した点に特徴がある。

本発明に係る不揮発性ランダムアクセス� ��モリは、更に、前記第2半導体層の表面に、前記第1導電型の不純物拡散領域からなる前� �第2半導体層に電圧供給するコンタクト領域� ��備え、前記コンタクト領域と前記第2ソース領域が同電位となるように電気的に接続されていることを第2の特徴とする。

上記第2の特徴の不揮発性ランダムアクセスメモリによれば、第2記憶モードの不揮発� �記憶状態の読み出し及び書き換え用として� �いられる第2MISトランジスタの基板電位であ� ��第2半導体層の電位を第2ソース領域の電位� �同時に制御可能であるとともに、書き換え� �に発生する基板電流を効果的に除去するこ� �ができる。

本発明に係る不揮発性ランダムアクセスメ� ��リは、更に、前記第1記憶モードでの記憶状態を書き換える第1データ書き換え回路を備� �、
前記第1データ書き換え回路が、前記第1ド� �イン領域に前記第1ソース領域を基準として� ��記第1導電型がP型の場合には正電圧、N型の� ��合には負電圧の第1書き込み電圧を印加し、前記第2ドレイン領域、前記第2ソース領域及� ��前記第2半導体層の少なくとも何れか1つに� �記第1書き込み電圧と同極性の第2書き込み電圧を印加することで、前記第2ドレイン領域� �前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つと前記第2ゲート間の静電� ��量結合によって、前記第1ゲート電極の電圧を制御して、前記第1ドレイン領域近傍でイ� �パクトイオンを発生させ、前記第1導電型がP 型の場合には正電荷、N型の場合には負電荷� �前記第1半導体層内に蓄積して第1記憶状態とし、前記第1ドレイン領域に前記第1ソース領� ��を基準として前記第1書き込み電圧と逆極性の第3書き込み電圧を印加して、前記第1ドレ� ��ン領域と前記第1半導体層間の接合を順方向バイアス状態として、前記第1半導体層に蓄� �された電荷を前記第1ドレイン領域に放出さ� ��て第2記憶状態とすることを第3の特徴とす� �。

上記第3の特徴の不揮発性ランダムアクセスメモリによれば、第1データ書き換え回路� �よって、第1記憶モードの揮発性記憶状態の� ��き換え用として用いられる第1MISトランジスタを、第2MISトランジスタ側から制御して、� �1記憶状態の書き込みを行い、第1MISトランジスタの第1ドレイン領域に印加する電圧を制� �して、第1記憶状態の書き込みを行うことが� ��能となり、第1記憶モードにおける2値デー� �の書き換えが具体的に実現される。

本発明に係る不揮発性ランダムアクセスメ� ��リは、更に、前記第1記憶モードでの記憶状態を読み出す第1データ読み出し回路を備え� �
前記第1データ読み出し回路が、前記第1ド� �イン領域に前記第1ソース領域を基準として� ��記第1導電型がP型の場合には正電圧、N型の� ��合には負電圧の第1読み出し電圧を印加し、前記第2ドレイン領域、前記第2ソース領域及� ��前記第2半導体層の少なくとも何れか1つに� �記第1読み出し電圧と同極性の第2読み出し電圧を印加することで、前記第2ドレイン領域� �前記第2ソース領域及び前記第2半導体層の少なくとも何れか1つと前記第2ゲート間の静電� ��量結合によって、前記第1ゲート電極の電圧を制御して、前記第1半導体層の電荷の多寡� �応じて定まる前記第1MISトランジスタの閾値� ��圧の差を、前記第1ドレイン領域の前記第1� �ース領域間の電流差として検出することで� �前記第1記憶モードでの記憶状態が前記第1記憶状態と前記第2記憶状態の何れであるかを� �定することを第4の特徴とする。

上記第4の特徴の不揮発性ランダムアクセスメモリによれば、第1データ読み出し回路� �よって、第1記憶モードの揮発性記憶状態の� ��み出し用として用いられる第1MISトランジスタを、第2MISトランジスタ側から制御して、� �1記憶状態の読み出しを行うことが可能とな� ��、第1記憶モードにおける2値データの読み� �しが具体的に実現される。

本発明に係る不揮発性ランダムアクセスメ� ��リは、更に、前記第2記憶モードの記憶状態を前記第1記憶モードの記憶状態に転送する� �コール処理を行うリコール回路を備え、
前記リコール回路が、前記第1ドレイン領域の前記第1ソース領域を基準として前記第1導� ��型がP型の場合には正電圧、N型の場合には� �電圧の第1リコール電圧を印加し、前記第2ドレイン領域、前記第2ソース領域及び前記第2� ��導体層の少なくとも何れか1つに前記第1リ� �ール電圧と同極性の第2リコール電圧を印加� ��ることで、前記第2ドレイン領域、前記第2� �ース領域及び前記第2半導体層の少なくとも� ��れか1つと前記第2ゲート間の静電容量結合� �よって、前記第1ゲート電極の電圧を制御し� ��前記第1ゲート電極の電圧が前記第2記憶モ� �ドの記憶状態に応じて変化するのに応じて� �前記第1ドレイン領域近傍でのインパクトイ� ��ンの発生を制御することにより、前記第2記憶モードの記憶状態を前記第1半導体層の電� �の多寡による前記第1記憶モードの記憶状態� ��転送することを第5の特徴とする。

上記第5の特徴の不揮発性ランダムアクセスメモリによれば、第2記憶モードの不揮発� �記憶状態に係る浮遊ゲートの蓄積電荷量に� �じて、第1記憶モードの揮発性記憶状態の書� ��換え用として用いられる第1MISトランジスタの第1ゲート電極の電位が変化するため、リ� �ール処理において第1MISトランジスタに流れ� ��チャンネル電流が変化し、ドレイン領域近� ��に発生するインパクトイオン量に差が生じ� ��。この結果、第2記憶モードの記憶状態に応じて、一定の時間内に第1MISトランジスタの� �ディ領域に相当する第1半導体層の帯電量を� ��化させ、第1記憶モードの記憶状態を第2記� �状態から第1記憶状態に変化させることが可� ��になる。

本発明に係る不揮発性ランダムアクセス� ��モリは、更に、前記リコール回路が、前記� ��1リコール電圧及び前記第2リコール電圧を� �加する前に、前記第1ドレイン領域に前記第1 ソース領域を基準として前記第1リコール電� �と逆極性の第3リコール電圧を印加して、前� ��第1ドレイン領域と前記第1半導体層間の接� �を順方向バイアス状態として、前記第1半導� ��層に蓄積された電荷を前記第1ドレイン領域に放出させて第2記憶状態とする初期化処理� �行うことを第6の特徴とする。

上記第6の特徴の不揮発性ランダムアクセスメモリによれば、初期化処理によって、第 1記憶モードの記憶状態が第1記憶状態から第2 記憶状態になるため、第1及び第2リコール電� ��の印加によるリコール処理によって、第2記憶モードの記憶状態に応じて、第1記憶モー� �の記憶状態を第2記憶状態から第1記憶状態に変化しない場合に、第1記憶モードの記憶状� �を第2記憶状態とすることができる。

本発明に係る不揮発性ランダムアクセスメ� ��リは、更に、前記第1記憶モードの第1記憶� �態を前記第2記憶モードの記憶状態に転送す� ��第1ストア処理を行う第1ストア回路を備え� �
前記第1ストア回路が、前記第1記憶モード� �記憶状態が前記第1記憶状態の場合に、前記� ��1ゲート下に反転層が生成されるように、前記第1ドレイン領域及び前記第1ソース領域の� ��なくとも何れか一方に、前記第1導電型がP� �の場合には正電圧、N型の場合には負電圧の� ��1ストア電圧を印加し、前記第2ドレイン領� �に、前記第1ストア電圧と同極性の第2ストア電圧を印加し、前記第2ソース領域と前記第2� ��導体層に、前記第1ストア電圧と同極性の第 3ストア電圧を夫々印加し、前記第1ドレイン� ��域及び前記第1ソース領域の少なくとも何れか一方及び前記反転層と、前記第1ゲート電� �との間の静電容量結合によって、前記第2ゲ� ��ト電極の電圧を制御し、前記第2ドレイン領域と前記第2ソース領域の何れか一方で、ホ� �トキャリアを発生させて、前記浮遊ゲート� �前記第1半導体層に蓄積される電荷とは逆極� ��の電荷を注入して、前記第1記憶モードの第 1記憶状態を前記第2記憶モードの記憶状態に� ��送することを第7の特徴とする。

本発明に係る不揮発性ランダムアクセスメ� ��リは、更に、前記第1記憶モードの第2記憶� �態を前記第2記憶モードの記憶状態に転送す� ��第2ストア処理を行う第2ストア回路を備え� �
前記第2ストア回路が、前記第1記憶モード� �記憶状態が前記第2記憶状態の場合に、前記� ��1ゲート下に反転層が生成されないように、前記第1ドレイン領域及び前記第1ソース領域� ��少なくとも何れか一方に、前記第1ストア電圧と同極性の第4ストア電圧を印加し、前記� �2ドレイン領域に、前記第4ストア電圧と同極性の第5ストア電圧を印加し、前記第2ソース� ��域と前記第2半導体層に、前記第4ストア電� �と同極性の第6ストア電圧を夫々印加し、前� ��第1ドレイン領域及び前記第1ソース領域の� �なくとも何れか一方と前記第1ゲート間の静� ��容量結合による前記第2ゲート電極の電圧の制御を抑制し、前記第2ドレイン領域と前記� �2ソース領域の何れか一方で、前記第1ストア処理とは逆極性のホットキャリアを発生させて、前記浮遊ゲートに前記第1半導体層に蓄� �される電荷と同極性の電荷を注入して、前� �第1記憶モードの第2記憶状態を前記第2記憶� �ードの記憶状態に転送することを第8の特徴� ��する。

上記第7または第8の特徴の不揮発性ラン� �ムアクセスメモリによれば、第2記憶モード� ��不揮発性記憶状態と第1記憶モードの揮発性記憶状態が異なるメモリセルに対して、第1� �トア回路の第1ストア処理によって、第1記憶モードの第1記憶状態を第2記憶モードの記憶� ��態に転送することができ、第2ストア回路の第2ストア処理によって、第1記憶モードの第2 記憶状態を第2記憶モードの記憶状態に転送� �ることができる。

特に、第7の特徴の不揮発性ランダムアクセスメモリによれば、第2記憶モードの記憶� �態が、第2MISトランジスタの第2ゲート電極(� �遊ゲート)の蓄積電荷量(第1導電型がP型の場� ��には負電荷、N型の場合には正電荷の蓄積電荷量)の少ない状態で、第1記憶モードの記憶� ��態が、第1MISトランジスタの第1半導体層の� �荷(第1導電型がP型の場合には正電荷、N型の� ��合には負電荷)が蓄積されている状態の第1� �憶状態の場合、第1MISトランジスタの第1ゲート電極の電圧の第1半導体層の電圧に対する� �圧差が、第1MISトランジスタの閾値電圧より� ��分に高くなり、第1半導体層表面の第1ゲー� �電極下部領域に反転層が形成され、第1ドレ� ��ン領域及び第1ソース領域の少なくとも何れか一方に印加された第1ストア電圧が当該反� �層を経由し、第1ゲート絶縁膜を介して第1ゲート電極と静電容量結合することにより、第 2ゲート電極の電圧を変化させて第2MISトラン� ��スタをオンさせて、第2ドレイン領域と第2� �ース領域間に電流を流し、第2ドレイン領域� ��第2ソース領域の何れか一方でホットキャリアを発生させて、第2ゲート電極に注入させ� �ことで、第1記憶モードの第1記憶状態を第2� �憶モードの記憶状態に転送することができ� �。

尚、第2MISトランジスタがオンして、第2� �レイン領域と第2ソース領域間にホットキャ� ��アを発生させるに十分な電流が流れるため� ��は、第2ストア電圧と第3ストア電圧間の電� �差が所定の高電圧が必要となる。また、第2� ��レイン領域と第2ソース領域間に高電圧が印加されれば十分であり、第2ストア電圧と第3� ��トア電圧の何れか一方は、接地電圧(0V)であっても良い。

ここで、第1記憶モードの記憶状態が、第 1MISトランジスタの第1半導体層に電荷が蓄積� ��れていない第2記憶状態、或いは、第2記憶� �ードの記憶状態が、第2MISトランジスタの第2 ゲート電極(浮遊ゲート)に電荷が蓄積されて� ��る状態の場合、第1MISトランジスタの閾値電圧が高くなるか、第1ゲート電極の電圧が低� �するため、第1MISトランジスタの第1ゲート電極の電圧の第1半導体層の電圧に対する電圧� �が、第1MISトランジスタの閾値電圧より低下� ��て、第1半導体層表面の第1ゲート電極下部� �域に反転層が形成されないため、第1MISトラ� ��ジスタの第1ドレイン領域及び第1ソース領� �の少なくとも何れか一方に印加された第1ス� ��ア電圧が、当該反転層を経由し、第1ゲート絶縁膜を介して第1ゲート電極と静電容量結� �することがないため、第2MISトランジスタで� ��ットキャリアが発生せず、第2ゲート電極への注入が生じない。

特に、第8の特徴の不揮発性ランダムアクセスメモリによれば、第2記憶モードの記憶� �態が、第2MISトランジスタの第2ゲート電極(� �遊ゲート)に電荷(第1導電型がP型の場合には� ��電荷、N型の場合には正電荷)が蓄積されて� �る状態で、第1記憶モードの記憶状態が、第1 MISトランジスタの第1半導体層に電荷(第1導電型がP型の場合には正電荷、N型の場合には負� ��荷)が蓄積されていない状態の第2記憶状態� �場合は、第1MISトランジスタの第1ゲート電極の電圧の第1半導体層の電圧に対する電圧差� �、第1MISトランジスタの閾値電圧より低くな� ��ように、且つ、上記以外の場合は、即ち、� ��2記憶モードの記憶状態が、第2MISトランジ� �タの第2ゲート電極(浮遊ゲート)に電荷が蓄� �されていない状態か、第1記憶モードの記憶� ��態が、第1MISトランジスタの第1半導体層に� �荷が蓄積されている状態の第1記憶状態の場� ��は、第1MISトランジスタの第1ゲート電極の� �圧の第1半導体層の電圧に対する電圧差が、� ��1MISトランジスタの閾値電圧より十分に高くなり、第1半導体層表面の第1ゲート電極下部� ��域に反転層が形成され、第1ドレイン領域及び第1ソース領域の少なくとも何れか一方に� �加された第4ストア電圧が当該反転層を経由� ��、第1ゲート絶縁膜を介して第1ゲート電極� �静電容量結合するように、第6ストア電圧を� ��定することにより、第2記憶モードの記憶状態が、第2MISトランジスタの第2ゲート電極(浮遊ゲート)に電荷が蓄積され、第1記憶モード� ��記憶状態が、第1MISトランジスタの第1半導� �層に電荷が蓄積されていない状態の第2記憶� ��態の場合にのみ、第1MISトランジスタの第1� �レイン及び第1ソース領域の少なくとも何れ� ��一方に印加される第4ストア電圧が、浮遊ゲートに静電容量結合されないことになる。従って、浮遊ゲートは、第6ストア電圧と接地� �圧の中間に容量結合され、第2MISトランジス� ��の第2ドレイン領域に印加された第5ストア� �圧と浮遊ゲート間の電位差を十分確保し、� �2ゲート電極(浮遊ゲート)から第2ドレイン領� ��に向けて蓄積電荷を引き抜くか、第2ドレイン領域近傍に蓄積電荷と逆極性のホットキャリアを発生させて、これを第2ゲート電極に� �入することで、第2ゲート電極の蓄積電荷と� ��殺することができる。この結果、第1記憶モードの第2記憶状態を第2記憶モードの記憶状� ��に転送することができる。

第2記憶モードの記憶状態が、第2MISトラ� �ジスタの第2ゲート電極(浮遊ゲート)に電荷� �蓄積されていない状態か、第1記憶モードの� ��憶状態が、第1MISトランジスタの第1半導体� �に電荷が蓄積されている状態の第1記憶状態� ��場合は、形成された反転層を経由し、第4ストア電圧が第1ゲート絶縁膜を介して第1ゲー� ��電極と静電容量結合することにより、上述� ��場合と比較して浮遊ゲートの電圧が、浮遊� ��ートの蓄積電荷量が減少した場合と同方向� ��変化し、第2ゲート電極と第2ドレイン領域� �の電位差が上述のキャリア輸送が可能なレ� �ルに達しない。この結果、第2記憶モードの� ��憶状態が、第2MISトランジスタの第2ゲート� �極(浮遊ゲート)に電荷が蓄積されている状態で、第1記憶モードの記憶状態が、第1MISトラ� ��ジスタの第1半導体層に電荷が蓄積されていない状態の第2記憶状態の場合にのみ、第2記� ��モードの記憶状態への転送が実行される。

本発明に係る不揮発性ランダムアクセス� ��モリは、更に、前記リコール回路が前記リ� ��ール処理を終了した後、前記第1データ書き換え回路が、前記リコール処理後の前記第1� �憶モードの記憶状態を反転するデータ反転� �理を行うことを第9の特徴とする。

本発明に係る不揮発性ランダムアクセス� ��モリは、更に、前記第1ストア回路が前記第 1ストア処理を、前記第2ストア回路が前記第2 ストア処理を夫々実行する前に、前記第1デ� �タ書き換え回路が、前記第1ストア処理及び� ��記第2ストア処理前の前記第1記憶モードの� �憶状態を反転するデータ反転処理を行うこ� �を第10の特徴とする。

上記第9または第10の特徴の不揮発性ラン� ��ムアクセスメモリによれば、リコール回路� ��よる初期化処理とリコール処理によって、� ��2記憶モードの記憶状態に割り当てられた2� �データ“0”、“1”を第1記憶モードの記憶� �態に転送する場合に、2値データ“0”、“1� �が反転するように、各記憶モードの記憶状� �と2値データ“0”、“1”が関係付けられて� �る場合、或いは、第1及び第2ストア回路による第1及び第2ストア処理によって、第1記憶モードの記憶状態に割り当てられた2値データ� �0”、“1”を第2記憶モードの記憶状態に転� �する場合に、2値データ“0”、“1”が反転� �るように、各記憶モードの記憶状態と2値デ� ��タ“0”、“1”が関係付けられている場合� �第1及び第2ストア処理とリコール処理を行うことで、読み出し動作に係る第1記憶モード� �記憶状態の“0”、“1”が反転してしまう事態が生じるが、データ反転処理を行うことにより、当該2値データの反転状態が是正され� �。

本発明に係る不揮発性ランダムアクセスメ� ��リは、更に、前記第2記憶モードの記憶状態を初期化するリセット回路を備え、
前記リセット回路が、前記第1ドレイン領域及び前記第1ソース領域の何れか一方に、前� �第1導電型がP型の場合には負電圧、N型の場� �には正電圧の第1リセット電圧、または接地� ��圧を印加し、その他方をフローティング状� ��とし、前記第2ドレイン領域に前記第1リセ� �ト電圧と逆極性の第2リセット電圧を印加し� ��前記第2ソース領域及び前記第2半導体層を� �ローティング状態とすることで、前記第1リ� ��ット電圧を印加した前記第1ドレイン領域及び前記第1ソース領域の何れか一方と前記第1� ��ート間の静電容量結合によって、前記第2ゲート電極の電圧を制御して、前記第2ゲート� �極と前記第2ドレイン領域間の電圧によって� ��前記浮遊ゲートの蓄積電荷を引き抜くか、� ��記蓄積電荷と逆極性の電荷を注入して前記� ��遊ゲートの電荷蓄積状態の初期化を行うこ� ��を第11の特徴とする。

上記第11の特徴の不揮発性ランダムアク� �スメモリによれば、メモリセルの第2記憶モ� ��ドにおける記憶状態を、第2MISトランジスタの第2ゲート電極(浮遊ゲート)に電荷が蓄積されていない状態に初期化することができる。即ち、第1ドレイン領域及び前記第1ソース領� ��の何れか一方に印加される第1リセット電圧は、第1導電型がP型の場合には負電圧、N型の場合には正電圧、或いは接地電圧であるため、第1ドレイン領域と第1半導体層間の接合が� ��方向バイアスまたは無バイアス状態となり� ��第1リセット電圧が第2ゲート電極の電圧に� �電容量結合するため、第2ゲート電極(浮遊ゲート)の電荷蓄積状態(第2記憶モードの記憶状態)や第1半導体層の電荷蓄積状態(第1記憶モ� �ドの記憶状態)に拘らず、第2ゲート電極(浮� �ゲート)を、第1導電型がP型の場合には十分� �負電位、N型の場合には十分に正電位にする� ��とができる。これにより、第2MISトランジスタの第2ドレイン領域に印加された第2リセッ� ��電圧と第2ゲート電極(浮遊ゲート)間の電位� ��を十分確保し、第2ゲート電極から第2ドレ� �ン領域に向けて蓄積電荷を引き抜くか、第2� ��レイン領域近傍に蓄積電荷と逆極性のホッ� ��キャリアを発生させて、これを第2ゲート電極に注入することで、第2ゲート電極の蓄積� �荷と相殺することができる。

本発明に係る不揮発性ランダムアクセス� ��モリは、更に、前記第1半導体層と前記第2� �導体層の夫々が、絶縁体基板上、或いは、� �記第1半導体層と前記第2半導体層と接合が逆方向バイアス状態となる電位状態に設定された第2導電型の不純物拡散層上に形成され、� �記第1半導体層と前記第2半導体層の夫々の側方が素子分離絶縁膜で囲まれていることを第 12の特徴とする。

上記第12の特徴の不揮発性ランダムアク� �スメモリによれば、電気的に浮遊状態の第1� ��導体層、及び、第1半導体層から絶縁された第2半導体層を、具体的に実現することがで� �る。

本発明に係る不揮発性ランダムアクセス� ��モリは、更に、前記メモリセルを行方向及� ��列方向に夫々複数配列してなるメモリセル� ��レイと、同一行の前記各メモリセルの前記� ��2ドレイン領域が夫々共通に接続する複数の第1ワード線と、同一行の前記各メモリセル� �前記第2ソース領域と前記第2半導体層が夫々共通に接続する複数の第2ワード線と、同一� �の前記各メモリセルの前記第1ドレイン領域� ��夫々共通に接続する複数のビット線と、同� ��行または同一列の前記各メモリセル、或い� ��、前記メモリセルアレイ内の全ての前記メ� ��リセルの前記第1ソース領域が夫々共通に接続する1または複数のソース線と、前記第1ワ� ��ド線、前記第2ワード線、前記ビット線、及び、前記ソース線の夫々に対して印加する電圧の制御を行う電圧制御手段と、を備えることを第13の特徴とする。

上記第13の特徴の不揮発性ランダムアク� �スメモリによれば、標準的なCMOSプロセス工� ��内で基板上に実装可能な、不揮発性メモリ� ��ルと揮発性メモリセルを最小限に組み合わ� ��た2つのトランジスタからなるメモリセルを、行方向及び列方向に夫々複数配列してなるメモリセルアレイを備えた不揮発性ランダムアクセスメモリを実現できる。

ここで、第1ワード線を第2MISトランジス� �の第2ドレイン領域に、第2ワード線を第2MIS� �ランジスタの第2ソース領域と前記第2半導体層に、夫々接続することで、ビット線を第1MI Sトランジスタの第1ドレイン領域に、ソース� ��を第1MISトランジスタの第1ソース領域に、� �々接続することができる。このワード線、� �ット線、及び、ソース線の配置は、特許文� �3に開示された従来の不揮発性半導体装置に� ��けるワード線、ビット線、及び、ソース線� ��接続関係とは逆転しているが、当該配置に� ��って、ランダムアクセスメモリとしての第1 記憶モードでの書き換え及び読み出し動作が、第2記憶モードに対して優先的に実行する� �とができる。つまり、本特徴の不揮発性ラ� �ダムアクセスメモリは、その名前の如く、� �常のメモリ動作においては、ランダムアク� �スメモリとして機能する。

本発明に係る不揮発性ランダムアクセ� ��メモリの一実施形態の概略のブロック構成� ��模式的に示すブロック図本発明に係る不揮発性ランダムアクセ� ��メモリで使用されるメモリセルの断面構造� ��模式的に示す概略断面図(a)及びその等価回� ��図(b) 本発明に係る不揮発性ランダムアクセ� ��メモリのメモリセルに第1記憶モードのデータ“1”を書き込む場合の電圧印加状態を示� �メモリセルアレイの回路図本発明に係る不揮発性ランダムアクセ� ��メモリのメモリセルに第1記憶モードのデータ“0”を書き込む場合の電圧印加状態を示� �メモリセルアレイの回路図本発明に係る不揮発性ランダムアクセ� ��メモリのメモリセルから第1記憶モードのデータを読み出す場合の電圧印加状態を示すメモリセルアレイの回路図本発明に係る不揮発性ランダムアクセ� ��メモリのメモリセルに対してリコール本処� ��を行う場合の電圧印加状態を示すメモリセ� ��アレイの回路図本発明に係る不揮発性ランダムアクセ� ��メモリのメモリセルに対するリコール本処� ��の処理経過に沿った各部の記憶状態を示す� �� 本発明に係る不揮発性ランダムアクセ� ��メモリのメモリセルの各ノード間に寄生す� ��静電容量を示した等価回路図本発明に係る不揮発性ランダムアクセ� ��メモリのメモリセルに対して第1ストア処理を行う場合の電圧印加状態を示すメモリセルアレイの回路図本発明に係る不揮発性ランダムアクセスメモリのメモリセルに対して第2ストア処� �を行う場合の電圧印加状態を示すメモリセ� �アレイの回路図本発明に係る不揮発性ランダムアクセスメモリのメモリセルに対するリコール本処理の処理経過に沿った各部の記憶状態を示す表本発明に係る不揮発性ランダムアクセスメモリのメモリセルに対して第2記憶モー� �の記憶状態をリセット処理する場合の電圧� �加状態を示すメモリセルアレイの回路図従来の不揮発性ダイナミックランダムアクセスメモリのメモリセルの等価回路図従来の不揮発性スタティックランダムアクセスメモリのメモリセルの等価回路図従来の標準的なCMOSプロセス工程内で� �板上に実装可能な不揮発性半導体記憶装置� �メモリセルの断面構造を模式的に示す概略� �面図(a)及びその等価回路図(b) 従来の標準的なCMOSプロセスに新たな� �程を追加することなく混載可能な電気的に� �ータの書き換え可能なDRAMのメモリセルの断� ��構造を模式的に示す概略断面図(a)及びその� ��価回路図(b)

次に、本発明に係る不揮発性ランダムア� ��セスメモリの一実施形態について、図面を� ��照して説明する。

〈本NVRAMの説明〉
先ず、本実施形態に係る不揮発性ランダム� ��クセスメモリ(以下適宜、単に「本NVRAM」と� ��する。)の全体の構成例について説明する。図1は、本NVRAMの全体的な概略のブロック構成を示すブロック図である。図1に示すように� �本NVRAM20は、複数のメモリセルがマトリクス� ��に配列されてなるメモリセルアレイ21、デ� �タ入出力端子22、入力バッファ23、アドレス� ��力端子24、アドレスバッファ25、行デコーダ 26、列デコーダ27、ビット線電圧制御回路28、第1ワード線電圧制御回路29、第2ワード線電� �制御回路30、ソース線電圧制御回路31、セン� ��アンプ32、出力バッファ33、及び、上記の各制御回路及びバッファ等を制御する制御手段 (不図示)を備えて構成される。

メモリセルアレイ21は、電気的に書き換� �可能なメモリセル1が行方向及び列方向に夫� ��複数マトリクス状に配置されて構成される� ��各メモリセル1は、DRAMセルとして機能する� �1MISトランジスタ2と、EEPROMセルトランジスタとして機能する第2MISトランジスタ3を備えて� ��成される。このとき、同一メモリセル内の� ��1MISトランジスタ2のゲート電極(以下、「第1 ゲート電極」と称する)と第2MISトランジスタ3 のゲート電極(以下、「第2ゲート電極」と称� ��る)とは互いに電気的に接続されて、浮遊ゲートを構成しており、両トランジスタ2,3の他の端子とは電気的に絶縁された浮遊状態となっている。

同一行に配置された各メモリセル1は、第 2MISトランジスタ3のドレイン拡散領域(以下、「第2ドレイン領域」と称する)が共通の第1ワード線WLai(i=1~m、mはメモリセルアレイ21の行� �)に接続され、第2MISトランジスタ3のソース� �散領域(以下、「第2ソース領域」と称する)� �第1ワード線WLaiとは異なる共通の第2ワード� �WLbiに接続され、第1MISトランジスタ2のソー� �拡散領域(以下、「第1ソース領域」と称する )が共通のソース線SLiに接続されている。ま� �、同一列に配置された各メモリセル1は、第1 MISトランジスタ2のドレイン拡散領域(以下、� ��第1ドレイン領域」と称する)が共通のビッ� �線BLj(j=1~n、nはメモリセルアレイ21の列数)に� ��続されている。

ビット線電圧制御回路28は各ビット線BLj� �電圧の制御を行い、第1ワード線電圧制御回� ��29は各第1ワード線WLaiの電圧の制御を行い、第2ワード線電圧制御回路30は各第2ワード線WL biの電圧の制御を行い、ソース線電圧制御回� ��31は各ソース線SLiの電圧の制御を行う。

アドレスバッファ25は、アドレス入力端� �24を介してアドレス信号が入力されると、入力したアドレス信号を行アドレスと列アドレスに分割して、夫々行デコーダ26及び列デコ� ��ダ27に各別に入力する。行デコーダ26は入力された行アドレスに対応した1対の第1及び第2 ワード線WLai,WLbiを選択し、列デコーダ27は入� ��された列アドレスに対応した1または複数本のビット線BLjを選択する。同時に選択されるビット線BLjの本数は、メモリセルアレイ21に� ��憶される単位データのビット幅に相当する� ��

ソース線SLiについては、行別に選択可能� ��構成である場合には、行デコーダ26からの� �御を受けて対象となるソース線SLiが選択さ� �、選択されたソース線SLiに対して、書き込� �、読み出し、消去の各処理に応じて予め定� �られた電圧が印加される。一方、各ソース� �SLiを行別に選択しない場合には、上記各処� �に応じて予め定められた電圧が全てのソー� �線SLiに対して共通に印加される。尚、図1で� ��、同一行に配置された各メモリセル1の第1� �ース領域が共通のソース線SLiに接続される� �合を例示しているが、同一列に配置された� �メモリセル1の第1ソース領域が共通のソース線SLjに接続される構成であっても構わない。この場合、ソース線SLjが列別に選択可能な構成である場合には、列デコーダ27からの制御� ��受けて対象となるソース線SLjが選択され、� ��択されたソース線SLjに対して、上記各処理� ��応じて予め定められた電圧が印加される。

行デコーダ26及び列デコーダ27によって選択されたメモリセル1に対し、データ入出力� �子22から入力されたデータが入力バッファ23� ��介して書き込まれ、或いは、行デコーダ26� �び列デコーダ27によって選択されたメモリセル1に書き込まれていたデータが読み出され� �センスアンプ32を介して増幅された後、出力バッファ33を介してデータ入出力端子22へと� �力される。

〈メモリセルの説明〉
次に、本NVRAM20のメモリセルアレイ21を構成� ��るメモリセル1について、図1及び図2を参照� ��て説明する。

図2は、メモリセル1の構成図である。図2( a)がメモリセル1の断面構造を模式的に示す概略断面図であり、図2(b)はその等価回路であ� �。尚、図2(a)に示すメモリセル1の概略の断面構造は模式的に図示されたものであり、実際の構造の寸法の縮尺と図面の縮尺とは必ずしも一致するものではない。

図2に示すように、メモリセル1は、第1MIS� ��ランジスタ2と第2MISトランジスタ3を備えて� ��成される。

メモリセルアレイ21内の1つのメモリセル1 に着目すると、第1MISトランジスタ2の第1ドレイン領域8がコンタクトTD1を介してビット線BL jに接続され、第1ソース領域10がコンタクトTS 1を介してソース線SLiに接続され、第1ゲート� ��極14が導電体17によって第2MISトランジスタ3� ��第2ゲート電極15に接続される。また、第2MIS トランジスタ3の第2ドレイン領域9がコンタクトTD2を介して第1ワード線WLaiに接続され、第2 ソース領域11がコンタクトTS2を介して第2ワード線WLbiに接続されている。尚、第1MISトラン� ��スタ2の第1ゲート電極14と第1ドレイン領域8� ��び第1ソース領域10とは第1ゲート絶縁膜12を� ��して電気的に絶縁されており、第2MISトランジスタ3の第2ゲート電極15と第2ドレイン領域9 及び第2ソース領域11とは第2ゲート絶縁膜13を介して電気的に絶縁されている。更に、第1MI Sトランジスタ2が形成される第1半導体層6と� �2MISトランジスタ3が形成される第2半導体層7� ��、素子分離膜18によって電気的に分離絶縁� �れている。

以下、メモリセル1の構造について、更に詳細に説明する。
図2(a)に示すように、第1MISトランジスタ2は� ��特許文献4に開示された標準的なCMOSプロセ� �に新たな工程を追加することなく混載可能� �DRAMのメモリセルを構成するMISトランジスタ( 図16参照)と同様に、半導体基板4上にシリコ� �酸化膜層5を積層し、更にその上に、P型シリコン層からなる第1半導体層6と第2半導体層7� �形成されたSOI(Silicon on Insulator)基板が用い� �れ、この基板の第1半導体層6上に、N型不純� �拡散層の第1ドレイン領域8及び第1ソース領� �10が分離して形成されている。第1半導体層6� ��上部領域に、第1ゲート絶縁膜12を介して、� ��1ドレイン領域8及び第1ソース領域10に挟ま� �た領域にオーバーラップするように第1ゲー� ��電極14が形成されている。第1半導体層6と第 2半導体層7は、夫々独立して、底面側がシリ� ��ン酸化膜層5に接し、側方が素子分離膜18に� ��って囲まれた浮遊状態となっている。

第1MISトランジスタ2は、第1半導体層6に過剰な多数キャリアが保持された第1の閾値電� �を有する状態(第1記憶状態)と、第1半導体層6 から過剰な多数キャリアが放出された第2の� �値電圧を有する状態(第2記憶状態)とをダイ� �ミックに記憶するDRAMセルを構成する。本実� ��形態では、第1半導体層6がP型シリコン層で� ��るので、多数キャリアはホールであり、過� ��な多数キャリアが保持された第1記憶状態では、第1半導体層6の電位が上昇して、第2記憶状態より閾値電圧は低下している。第1MISト� �ンジスタ2による2値データの記憶は揮発的であり、以下、第1MISトランジスタ2による記憶� ��ードを第1記憶モードと称す。

また、第2MISトランジスタ3は、特許文献4� ��開示された標準的なCMOSプロセスに新たな工程を追加することなく混載可能な不揮発性半導体記憶装置のメモリセルを構成するMOSトランジスタQ30(図15(a)参照)と同様に、P型シリコ� ��層からなる第2半導体層7上にN型不純物拡散� ��の第2ドレイン領域9及び第2ソース領域11が� �離して形成されている。第2半導体層7の上部領域に、第2ゲート絶縁膜13を介して、第2ド� �イン領域9及び第2ソース領域11に挟まれた領� ��にオーバーラップするように第2ゲート電極 15が形成されている。更に、第2半導体層7上� �P型不純物拡散層のコンタクト領域16が形成� �れ、第2ソース領域11と同電位になるように� �気的に接続されている。これにより、第2半� ��体層7と第2ソース領域11は同電位となる。

第1ゲート電極14と第2ゲート電極15は導電� ��17によって互いに電気的に接続されて、浮� �ゲートFGを構成している。尚、第1ゲート電� �14と第2ゲート電極15が同一の導電性材料で一体形成されて電気的に接続される構成としても良い。この場合、当該導電体17の形成工程� ��おいて、第1ゲート電極14、第2ゲート電極15� ��及び、導電体17が同時に形成されることと� �る。

従って、メモリセル1は、特許文献4に開� �されたメモリセル(図15(a)参照)と同様、第1ゲート電極14と第2ゲート電極15と導電体17を浮� �ゲートFGとし、第2ドレイン領域9及び第2ソース領域11をドレイン及びソースとし、第1ドレイン領域8及び第1ソース領域10の少なくとも� �れか一方を制御ゲートCGとする不揮発性メモリセルを構成する。つまり、メモリセル1は� �浮遊ゲートFGに負電荷である電子が蓄積された状態で、高い閾値電圧状態となり(第2記憶� ��態)、浮遊ゲートFGから電子が放出された状� ��で、低い閾値電圧状態となり(第1記憶状態)� ��2つの記憶状態の何れかを2値データとして� �揮発的に記憶する。以下、第2MISトランジス� ��3による記憶モードを、第1MISトランジスタ2� ��よる記憶モードと区別して第2記憶モードと称す。

本NVRAM20のメモリセル1と特許文献4に開示� ��れたメモリセルとは、何れも、2つのMISトランジスタの各ゲートを電気的に接続して浮遊ゲートとして、不揮発性メモリセルを構成している点で類似する。しかしながら、メモリセル1の構成では、第2MISトランジスタ3がSOI基板上に形成されている点で、特許文献4に開� �されたメモリセルと相違する。また、メモ� �セル1の構成では、第1MISトランジスタ2がト� �ンジスタとして動作するのに対し、特許文� �4に開示されたメモリセルの対応するトラン� ��スタは、MOSキャパシタとして機能し、トラ� ��ジスタとしては動作しない点で両者は相違� ��る。更に、特許文献4に開示されたメモリセルでは、MOSトランジスタQ30とMOSキャパシタQ31 (図15(a)参照)は、MOSトランジスタQ30がP型半導� ��層上に形成されるN型MOSFETであり、MOSキャパシタQ31がN型半導体層上に形成されるP型MOSFET� ��あるのに対して、メモリセル1の第1MISトラ� �ジスタ2と第2MISトランジスタ3は、何れも、� �じP型の第1半導体層6と第2半導体層7上に形成されたN型MOSFETである点で両者は相違する。� �に、特許文献4に開示されたメモリセルでは� ��MOSトランジスタQ30が形成されるP型半導体層は、MOSトランジスタQ30のドレイン領域またはソース領域とは必ずしも同電位となるように電気的に接続されていないが、メモリセル1� �第2MISトランジスタ3では、第2半導体層7と第2 ソース領域11は同電位になるように相互に電� ��的に接続されている点でも両者は相違する� ��

メモリセル1に対して、第1記憶モードに� �けるデータ書き換え及びデータ読み出しと� �第2記憶モードの記憶状態から第1記憶モードの記憶状態へのデータ転送(リコール処理)、� ��1記憶モードの記憶状態から第2記憶モード� �記憶状態へのデータ転送(ストア処理)、第2� �憶モードの記憶状態の初期化処理の各処理� �ついて、以下詳細に説明する。尚、以下の� �明では、上述の如く、第1半導体層6及び第2� �導体層7がP型シリコン層である場合を想定する。また、第1及び第2記憶モードの何れにお� ��ても、第1MISトランジスタ2と第2MISトランジ� ��タ3の各閾値電圧の低い第1記憶状態を2値デ� ��タの“1”に対応させ、各閾値電圧の高い第 2記憶状態を2値データの“0”に対応させる。しかし、第1及び第2記憶モードの各記憶状態� ��、2値データの“0”、“1”との対応関係は� ��当該対応関係に限定されるものではない。

〈第1記憶モードにおけるデータ書き換えの説明〉
先ず、第1記憶モードにおけるデータ書き換えについて、図3及び図4を参照して説明する� ��尚、本実施形態では、データ“0”の書き込みと、データ“1”の書き込みを総称して、� �データ書き換え」と称す。

第1MISトランジスタ2に、データ“1”を書� ��込む場合、つまり、第1半導体層6を過剰な� �数キャリアのホールの蓄積状態とする場合� �図3に示すように、書き込み対象のメモリセ� ��1に接続する第1ワード線WLaiと第2ワード線WLb iに夫々正電圧の第2書き込み電圧Vw2(例えば、 3.3V)を、書き込み対象のメモリセル1に接続するビット線BLjに正電圧の第1書き込み電圧Vw1(� ��えば、3.3V)を、夫々印加し、ソース線SLiを� �地する。この結果、書き込み対象のメモリ� �ル1の第1ゲート電極14の電位は、第2ドレイン領域9、第2ソース領域11及び第2半導体層7と第 2ゲート電極15との間の静電容量結合によって上昇し、第1ドレイン領域8の近傍でインパク� ��イオンが発生して、これにより、電気的に� ��遊状態にある第1半導体層6にホールが蓄積� �れ、第1記憶状態となる。尚、非選択行の第1 ワード線WLaiと第2ワード線WLbiには、負電圧(� �えば、-2.4V)を、非選択列のビット線BLjは接� �する。これにより、非選択のメモリセル1へ� ��データ“1”の書き込みが抑制される。

第1MISトランジスタ2に、データ“0”を書� ��込む場合、つまり、第1半導体層6から過剰� �多数キャリアのホールを放出する場合、図4� ��示すように、書き込み対象のメモリセル1に接続する第1ワード線WLaiと第2ワード線WLbiに� �々正電圧の第2書き込み電圧Vw2(例えば、3.3V)� ��、書き込み対象のメモリセル1に接続するビット線BLjに負電圧の第3書き込み電圧Vw3(例え� ��、-1.2V)を、夫々印加し、ソース線SLiを接地� ��る。この結果、書き込み対象のメモリセル1 の第1ドレイン領域8と第1半導体層6間の接合� �順方向バイアス状態となり、第1半導体層6に蓄積されたホールが第1ドレイン領域8に放出� ��れ、第2記憶状態となる。尚、非選択行の第 1ワード線WLaiと第2ワード線WLbiには、負電圧(� ��えば、-2.4V)を、非選択列のビット線BLjは接� ��する。これにより、非選択のメモリセル1へのデータ“0”の書き込みが抑制される。

尚、上記データ“0”及び“1”の書き込� �時における、第1乃至第3書き込み電圧Vw1~3の� ��印加は、行デコーダ26、列デコーダ27、ビット線電圧制御回路28、第1ワード線電圧制御回路29、第2ワード線電圧制御回路30、及び、ソ� ��ス線電圧制御回路31が、協働して実行され� �当該各回路によって、データ書き換えを実� �するデータ書き換え回路が当該書き込み時� �おいて構成される。

〈第1記憶モードにおけるデータ読み出しの説明〉
次に、第1記憶モードにおけるデータ読み出しについて、図5を参照して説明する。

読み出し動作に入る前は、メモリセル1はデータ保持モードにあり、全ての第1ワード� �WLaiと第2ワード線WLbiには、負電圧(例えば、- 2.4V)が印加されている。読み出し動作に入る� ��、図5に示すように、読み出し対象のメモリセル1に接続した第1ワード線WLaiと第2ワード� �WLbiに所定の正電圧の第2読み出し電圧Va2(例� �ば、3.3V)を、読み出し対象のメモリセル1に� �続するビット線BLjに正電圧の第1読み出し電� ��Va1(例えば、0.4V)を、夫々印加し、ソース線S Liを接地する。尚、非選択行の第1ワード線WLa iと第2ワード線WLbiには、データ保持モードと同じ負電圧が印加されたままであり、非選択行のメモリセル1は、データ保持モードにあ� �。また、非選択列のビット線BLjは接地され� �非選択列のメモリセル1からのデータ読み出� ��は行われない。

上記の結果、読み出し対象のメモリセル1 の第1ゲート電極14の電位は、第2ドレイン領� �9、第2ソース領域11及び第2半導体層7と第2ゲ� ��ト電極15との間の静電容量結合によって上� �し、例えば、第1ゲート電極14の第1ソース領� ��10に対する電圧が、第1及び第2記憶状態における第1MISトランジスタ2の2つの閾値電圧の中間電圧、或いは、両閾値電圧以上となるようにすると、第1MISトランジスタ2の閾値電圧状� ��に応じて、第1ドレイン領域8と第1ソース領� ��10間を流れる読み出し電流が変化する。当� �読み出し電流の差を、読み出し対象のメモ� �セル1に接続するビット線BLjを介して、セン� ��アンプ32で検知することで、第1記憶モード� ��の記憶状態が読み出される。

尚、第1記憶モードの記憶状態に応じた読み出し電流の差を検知する方法としては、読み出し電流、或いは、読み出し電流を電圧変換した電圧値を直接検知する以外に、ビット線BLjを所定の電圧にプリチャージした後に第 1ワード線WLaiと第2ワード線WLbiを駆動し、そ� �際のビット線BLjの電圧降下の差を検出する� �法、第1ワード線WLaiと第2ワード線WLbiを所定� ��電圧にプリチャージしてから、ビット線BLj� ��電圧を立ち上げ、ビット線BLjの電圧の上昇� ��度の差を検出する方法、ビット線BLjの電圧� ��所定の電圧にクランプした後に、第1ワード線WLaiと第2ワード線WLbiを立ち上げ、異なる記憶状態のメモリセル間の2本のビット線BLjを� �れる読み出し電流の差を検出する方法等が� �り、何れの検知方法を採用しても構わない� �

尚、上記データ“0”及び“1”の読み出� �時における、第1及び第2読み出し電圧Va1、Va2 の各印加は、行デコーダ26、列デコーダ27、� �ット線電圧制御回路28、第1ワード線電圧制� �回路29、第2ワード線電圧制御回路30、ソース線電圧制御回路31、及び、センスアンプ32が� �協働して実行され、当該各回路によって、� �ータ読み出しを実行するデータ読み出し回� �が当該読み出し時において構成される。

データ読み出し後に、リフレッシュ処理� ��実行される。リフレッシュ処理は、読み出� ��対象のメモリセル1に、読み出したデータ“ 0”または“1”を再書き込みする処理で、実� ��的には、上述のデータ“0”または“1”の� �き込みと同じ処理である。従って、リフレ� �シュ処理は、上述のデータ書き換え回路に� �って実行される。

リフレッシュ処理の実行後は、全ての第1 ワード線WLaiと第2ワード線WLbiには、負電圧(� �えば、-2.4V)が印加され、データ保持モード� �なる。但し、上述のデータ保持モードでは� �全ての第1ワード線WLaiと第2ワード線WLbiを接� ��電位とするとデータ保持時間が負電圧を印� ��した場合よりも劣化するが、この時間が許� ��範囲であれば、接地電位としても構わない� ��

〈リコール処理の説明〉
次に、第2記憶モードの記憶状態から第1記� �モードの記憶状態へのデータ転送処理であ� �リコール処理について、図6~図8を参照して� �明する。図6は、リコール処理対象のメモリ� ��ル1に対する後述するリコール本処理の電圧印加状態を示すメモリセルアレイの等価回路図であり、図7は、リコール本処理の処理経� �に沿った各部の記憶状態を示す表である。� �8は、図2に示すメモリセル1の各ノード間に� �生する静電容量を示した等価回路図である� �

先ず、リコール処理は、リコール前処理� ��リコール本処理で構成される。リコール前� ��理は、リコール本処理前に、リコール処理� ��象のメモリセル1(例えば、メモリセルアレ� �21の全メモリセル)の第1MISトランジスタ2に対して、第1記憶モードの記憶状態を、第1半導� ��層6にホールが蓄積されていない第2記憶状� �(データ“0”)とする初期化処理(第2記憶モードの初期化処理とは異なる)を行う。即ち、� �1ソース領域10が接地された状態で、第1ドレ� ��ン領域8に負電圧の第3リコール電圧Vr3(例え� ��、-1.2V)を印加して、第1ドレイン領域8と第1� ��導体層6間の接合を順方向バイアス状態として、第1半導体層6に蓄積されているホールを� ��1ドレイン領域8に向けて放出させて第2記憶� ��態とする。当該第1記憶モードの記憶状態の初期化処理は、データ“0”の書き込み処理� �全く同じであり、第3リコール電圧Vr1は第3書き込み電圧Vw3に相当する。従って、具体的なリコール前処理の処理手順については、上述のデータ“0”の書き込み処理を参照するこ� �とし、重複する説明は割愛する。尚、当該� �期化処理を全メモリセルに対して実行する� �合、1つのメモリセル1を単位に逐次実行する方法と、同一行のメモリセル1を単位に逐次� �行する方法と、同一列のメモリセル1を単位� ��逐次実行する方法と、全メモリセルを一括� ��て実行する方法があるが、当該初期化処理� ��1つのメモリセル1当たりに消費する電力と� �リコール処理対象のメモリセル1の個数に応� ��て、何れの方法を採用するかを決定すれば� ��い。

リコール前処理の実行後、リコール本処� ��が実行される。図6に示すように、リコール処理対象のメモリセル1に接続するソース線SL iを接地し、リコール処理対象のメモリセル1� ��接続するビット線BLjに正電圧の第1リコール電圧Vr1(例えば、3.3V)を、リコール処理対象のメモリセル1に接続する第1ワード線WLaiと第2� �ード線WLbiに夫々正電圧の第2リコール電圧Vr2 (例えば、2.4V)を、夫々印加する。この結果、リコール処理対象のメモリセル1の第1ゲート� ��極14の電圧は、第2ドレイン領域9、第2ソー� �領域11及び第2半導体層7と第2ゲート電極15と� ��間の静電容量結合によって上昇する。第1ゲート電極14の電圧は、第2ドレイン領域9、第2� ��ース領域11及び第2半導体層7と第2ゲート電� �15で形成される各静電容量Cde,Cse,Cceの合計Ccge と、第1ドレイン領域8、第1ソース領域10及び� ��1半導体層6と第1ゲート電極14で形成される� �静電容量Cdd,Csd,Ccdの合計Ccgdで決定される静� �容量結合比Rcgeに従って、所定の電圧Vfgrまで上昇する。電圧Vfgrは、図8に示す静電容量を� ��いて、以下の数式1で与えられる。但し、数式1中のRcge、Ctotは、以下の数式2で与えられ� �。また、数式1中のVbd、Vsd、及び、Qfgは、夫� ��、第1半導体層6の電圧、第1ソース領域10の� �圧、及び、浮遊ゲートFG中の電荷量(負の電� �量)である。

(数式1)
Vfgr=Cde/Ctot×Vr2+Cse/Ctot×Vr2
     +Cce/Ctot×Vr2+Cdd/Ctot×Vr1
     +Ccd/Ctot×Vbd+Csd/Ctot×Vsd-Qfg/Ctot
     =Rcge×Vr2+Cdd/Ctot×Vr1+Ccd/Ctot×Vbd
     +Csd/Ctot×Vsd-Qfg/Ctot

(数式2)
Rcge=Ccge/Ctot
Ctot=Ccge+Ccgd

ここで、ソース線SLiが接地され、第1ソース領域10の電圧Vsdが0Vであり、リコール前処� �により、第1半導体層6の電圧Vbdが0Vであるの� ��、数式1の右辺において、電圧Vsdと電圧Vbdの項を省略し、第1ドレイン領域8と第1ゲート電極14間の静電容量Cddが、浮遊ゲートの全静電� ��量Ctotに比べて十分に小さいとすると、数式 1は、以下の数式3のように簡略化される。

(数式3)
Vfgr=Rcge×Vr2-Qfg/Ctot

数式3より、第1ゲート電極14の電圧Vfgrは� �第2リコール電圧Vr2と浮遊ゲートFG中に蓄積� �れている電荷量Qfg(負の電荷量)の関数となる。従って、浮遊ゲートFG中に蓄積されている� ��荷量Qfgの多寡、即ち、第2記憶モードの記憶状態に応じて、第1ゲート電極14の電圧Vfgrが� �化する。

一方、リコール前処理により第2記憶状態 (データ“0”)に初期化された第1MISトランジ� �タ2にデータ“1”を書き込み、第1記憶状態� �するには、第1MISトランジスタ2を5極管領域� �動作させ、第1ドレイン領域8の近傍でインパクトイオンを発生させる必要がある。インパクトイオンの発生は、第1ゲート電極14の第1� �ース領域10に対する電圧Vgsdが、第1ドレイン� ��域8の第1ソース領域10に対する電圧Vdsdの2分� ��1(Vgsd=Vdsd/2)の条件で最大となり、Vgsdがこれ� ��り減少すると、インパクトイオンの発生も� ��少し、Vgsが第1MISトランジスタ2の第2記憶状� ��における閾値電圧Vthd2を下回ると、チャン� �ルが消失してドレイン電流が発生しなくな� �ため、インパクトイオンの発生は無くなる� �

ここで、リコール本処理において、第1ゲート電極14の電圧Vfgrによってインパクトイオンが発生し、第1半導体層6にホールを注入可� ��な電圧Vfgrの下限値をVgh1とすると、第2記憶� ��ードの第1記憶状態を第1記憶モードの第1記� ��状態へ転送するための条件としては、以下� ��数式4を満足する必要がある。

(数式4)
Vfgr1=Rcge×Vr2-Qfg1/Ctot≧Vgh1

ここで、数式4の不等式の左辺のQfg1は、� �遊ゲートFG中に電子が注入されていない状態 (第2記憶モードの第1記憶状態)における浮遊� �ートFG中の電荷量(負の電荷量)であり、電圧V fgr1は、第2記憶モードの第1記憶状態における第1ゲート電極14の電圧である。

また、第2記憶モードの記憶状態が第2記� �状態(浮遊ゲートFG中に電子が注入されてい� �状態)で、インパクトイオンが発生せず、第1 記憶モードの記憶状態が、リコール前処理で初期化された第2記憶状態を維持するための� �件としては、第1MISトランジスタ2のチャンネルが消失するために、以下の数式5を満足す� �必要がある。

(数式5)
Vfgr2=Rcge×Vr2-Qfg2/Ctot<Vthd2

ここで、数式5の不等式の左辺のQfg2は、� �遊ゲートFG中に電子が注入されている状態(� �2記憶モードの第2記憶状態)における浮遊ゲ� �トFG中の電荷量(負の電荷量)であり、電圧Vfgr 2は、第2記憶モードの第2記憶状態における第 1ゲート電極14の電圧である。

以上より、数式4及び数式5の2つの不等式� ��満足するように、第2リコール電圧Vr2、第2� �憶モードの各記憶状態における浮遊ゲートFG 中の蓄積電荷量Qfg1、Qfg2を設定すれば、浮遊� ��ートFG中の蓄積される2つの電荷量Qfg1、Qfg2� �応じて、第1MISトランジスタ2へのデータ“1� �の書き込み処理が制御でき、2つの電荷量Qfg1 、Qfg2に応じた第2記憶モードの記憶状態が、� ��1記憶モードの記憶状態に転送可能となる。

以上のリコール本処理を整理して纏める� ��、図7に示す表のようになる。即ち、第1MIS� �ランジスタ2が初期化され、第1記憶モードの記憶状態が第2記憶状態(データ“0”)におい� �、浮遊ゲートFG中の蓄積電荷量QfgがQfg1以下� �なる浮遊ゲートFG中に電子が注入されていない状態(第2記憶モードの第1記憶状態、データ “1”)の場合、第1ゲート電極14の電圧Vfgrが、第1MISトランジスタ2においてインパクトイオ� ��が発生する電圧Vgh1以上となり、第1半導体� �6へのホールの注入が起こり、第1MISトランジスタ2へのデータ“1”の書き込み処理が実行� ��れ、第1記憶モードの記憶状態が、第1記憶� �態となる。

一方、第1MISトランジスタ2が初期化され� �第1記憶モードの記憶状態が第2記憶状態(デ� �タ“0”)において、浮遊ゲートFG中の蓄積電� ��量QfgがQfg2以上となる浮遊ゲートFG中に電子� ��注入されている状態(第2記憶モードの第2記� ��状態、データ“0”)の場合、第1ゲート電極1 4の電圧Vfgrが、第1MISトランジスタ2の閾値電� �Vthd2以下となり、チャンネルが形成されないため、第1半導体層6へのホールの注入が誘起� ��れず、第1MISトランジスタ2へのデータ“1”� ��書き込み処理が実行されず、第1記憶モードの記憶状態は、第2記憶状態(データ“0”)を� �持する。

以上により、リコール前処理とリコール� ��処理を順次実行することにより、第2記憶モードの記憶状態が第1記憶モードの記憶状態� �転送される。

尚、上記リコール前処理とリコール本処� ��における、第1乃至第3リコール電圧Vr1~Vr3の� ��印加は、行デコーダ26、列デコーダ27、ビット線電圧制御回路28、第1ワード線電圧制御回路29、第2ワード線電圧制御回路30、及び、ソ� ��ス線電圧制御回路31が、協働して実行され� �当該各回路によって、リコール前処理とリ� �ール本処理を実行するリコール回路が当該� �コール処理時において構成される。尚、リ� �ール前処理に係るリコール回路は、データ� �0”の書き込み処理に係るデータ書き換え回� ��と同じ回路である。

〈ストア処理の説明〉
次に、第1記憶モードの記憶状態から第2記� �モードの記憶状態へのデータ転送処理であ� �ストア処理について、図8~図11を参照して説� ��する。図9は、ストア処理対象のメモリセル 1に対する後述する第1ストア処理の電圧印加� ��態を示すメモリセルアレイの等価回路図で� ��り、図10は、ストア処理対象のメモリセル1� ��対する後述する第2ストア処理の電圧印加状態を示すメモリセルアレイの等価回路図であり、図11は、ストア処理の処理経過に沿った� ��部の記憶状態を示す表である。

第1ストア処理は、第1記憶モードの第1記� ��状態を、第2記憶モードの第2記憶状態に変� �する処理で、第2ストア処理は、第1記憶モードの第2記憶状態を、第2記憶モードの第1記憶状態に変換する処理である。第1ストア処理� �第2ストア処理を順序不同に実行することで� ��第1記憶モードの記憶状態が、データの“0� �、“1”が反転して、第2記憶モードの記憶状態に転送される。以下、第1ストア処理と第2� ��トア処理について順番に説明する。尚、図1 1では、第1ストア処理を先に実行してから、� ��2ストア処理を実行する場合を例示している。

〈第1ストア処理の説明〉
第1ストア処理は、第1半導体層6にホールが� ��積されている第1記憶状態(データ“1”)において、第2MISトランジスタ3の第2ゲート電極15� ��電子を注入して、第2記憶モードの記憶状態を第2記憶状態とする処理である。

図9に示すように、ストア処理対象のメモリセル1に接続するビット線BLjまたはソース� �SLiの少なくとも何れか一方に、正電圧の第1� ��トア電圧Vs1(例えば、7.0V)を、ストア処理対� ��のメモリセル1に接続する第1ワード線WLai及� ��第2ワード線WLbiに夫々第2ストア電圧Vs2(例えば、5.0V)と第3ストア電圧Vs3(例えば、0V)を、� �々印加する。尚、本実施形態では、ソース� �SLiは、全てフローティング状態として、ス� �ア処理対象のメモリセル1に接続するビット� ��BLjにのみ、第1ストア電圧Vs1を印加しているが、ストア処理を行単位或いはメモリセルアレイ単位で行う場合には、ビット線BLjをフローティング状態として、行単位でソース線SLi にのみ第1ストア電圧Vs1を印加するか、或い� �、全てのビット線BLjとソース線SLiに第1スト� ��電圧Vs1を印加するようにしても良い。

ここで、第1MISトランジスタ2は、第1半導� ��層6にホールが蓄積されている第1記憶状態(� ��ータ“1”)であるので、第1MISトランジスタ2 の閾値電圧Vthd1は、第1半導体層6にホールが� �積されていない第2記憶状態(データ“0”)の� ��値電圧Vthd2より小さい。つまり、Vthd1<Vthd2 の関係にある。

一方、第2MISトランジスタ3の第2ゲート電� ��15に電子が注入されていない第1記憶状態で� ��、第2ゲート電極15(浮遊ゲートFG)の電圧Vfgs1� ��、以下の数式6で与えられる。また、数式6� �のVbd、Vsd、及び、Qfg1は、夫々、第1半導体層 6の電圧、第1ソース領域10の電圧、及び、浮� �ゲートFG中の電荷量(負の電荷量)である。

(数式6)
Vfgs1=Cde/Ctot×Vs2+Cse/Ctot×Vs3
+Cce/Ctot×Vs3+Cdd/Ctot×Vs1
+Ccd/Ctot×Vbd+Csd/Ctot×Vsd-Qfg1/Ctot

ここで、第1MISトランジスタ2における第1� ��ート電極14と、第1ドレイン領域8及び第1ソ� �ス領域とのオーバーラップ面積が、第1半導� ��層6とのオーバーラップ面積に比べて十分小さく、また、第2MISトランジスタ3における第2 ゲート電極15と、第2ドレイン領域9及び第2ソ� ��ス領域11とのオーバーラップ面積が、第2半� ��体層7とのオーバーラップ面積に比べて十分小さいので、数式6は、第1ストア処理の動作� ��カニズムの説明のため、以下の数式7のように簡略化できる。

(数式7)
Vfgs1=Cce/Ctot×Vs3+Ccd/Ctot×Vbd
-Qfg1/Ctot

第1ストア処理は、第1半導体層6にホール� ��蓄積されている第1記憶状態(データ“1”)において、第2MISトランジスタ3の第2ゲート電極 15に電子を注入して、第2記憶モードの記憶状態を第2記憶状態とする処理であるので、図11 のケース1に示す状態、つまり、第1ストア処� ��前の状態が、第1半導体層6にホールが蓄積� �れている第1記憶状態であって、第2MISトランジスタ3の第2ゲート電極15に電子が注入され� �いない第1記憶状態を想定する。当該第1ストア処理前の状態では、第1半導体層6の電圧Vbd� ��、Vbd1に上昇しており、浮遊ゲートFG中の蓄� ��電荷量Qfg1はQfg11であるとすると、第1半導体層6の電圧Vbd1における第1ゲート電極14(浮遊ゲートFG)の電圧Vfgs11は、以下の数式8で表され� �。ここで、Qfg11≦Qfg1である。

以下の第1ストア処理及び第2ストア処理� �説明において、浮遊ゲートFGの電圧Vfgs及び� �積電荷量Qfgの後に続く2桁の数字の、前側の� ��1」または「2」は第1記憶モードの記憶状態� ��、後側の「1」または「2」は第2記憶モード� ��記憶状態が、第1記憶状態と第2記憶状態の� �れであるかを夫々示している。尚、浮遊ゲ� �トFGの電圧Vfgs及び蓄積電荷量Qfgは、各記憶� �ードでの記憶状態が同じであれば、第1スト� ��処理及び第2ストア処理間で同じ表記となっているが、その値が必ずしも同じであることを意味するものではない。また、第1半導体� �6の電圧Vbdの後に続く1桁の数字の「1」また� �「2」は第1記憶モードの記憶状態が、第1記� �状態と第2記憶状態の何れであるかを示して� ��る。

(数式8)
Vfgs11=Cce/Ctot×Vs3+Ccd/Ctot×Vbd1
-Qfg11/Ctot

第1ゲート電極14の電圧Vfgs11が、第1MISトランジスタ2の閾値電圧Vthd1より高電圧の場合、第1MISトランジスタ2の第1ゲート電極14下の第1 半導体層6表面が反転状態となり、反転層が� �成される。

従って、当該反転層が形成される条件は� ��Vfgs11>Vthd1であり、数式8より、以下の数式 9の条件式が導出される。また、数式9の条件� ��を整理すると数式10の条件式が導出される� �

(数式9)
Vfgs11=Cce/Ctot×Vs3+Ccd/Ctot×Vbd1
-Qfg11/Ctot>Vthd1

(数式10)
(Cce/Ctot×Vs3+Ccd/Ctot×Vbd1-Vthd1)×Ctot
>Qfg11

浮遊ゲートFG中の蓄積電荷量Qfg11が数式9� �示す条件式を満足すると、反転層が形成さ� �、第1ドレイン領域8と当該反転層が電気的に結合し、第1ドレイン領域8にビット線BLjを介� ��て印加された第1ストア電圧Vs1が、第1ゲー� �電極14の電圧Vfgs11に静電容量結合して、第1� �ート電極14の電圧が、以下の数式11に示すよ� ��に、電圧Vfgs11’に上昇する。

(数式11)
Vfgs11’=Cce/Ctot×Vs3+Ccd/Ctot×Vbd1
-Qfg11/Ctot+(Ccd+Cdd)/Ctot×Vs1

予め、浮遊ゲートFG中の蓄積電荷量が電� �量Qfg11を下回り、且つ、第1MISトランジスタ2� ��閾値電圧が、閾値電圧Vthd1を下回る場合に� �第1ストア電圧Vs1及び第3ストア電圧Vs3を適正に選択することで、第2ゲート電極15(浮遊ゲ� �トFG)の電圧Vfgs11’が、第2MISトランジスタ3において、ホットキャリアを生成するに十分高い電圧となり、第2ストア電圧Vs2が印加され� �いる第2ドレイン領域9の近傍においてホットキャリアが発生し、第2ゲート電極15に注入される。この結果、第1半導体層6にホールが蓄� ��されている第1記憶状態(データ“1”)が、第 2MISトランジスタ3の第2ゲート電極15に電子が� ��入された第2記憶モードの第2記憶状態(デー� ��“0”)に変換される第1ストア処理が実行さ� ��る。

次に、同じ第1ストア処理の電圧印加条件下において、第1ストア処理前の状態が、第1� ��導体層6にホールが蓄積されていない第2記� �状態(データ“0”)で、第2MISトランジスタ3の第2ゲート電極15に電子が注入された状態(第2� ��憶状態)の場合(図11のケース4参照)には、第1 ストア処理が実行されないことを説明する。

この場合、第1半導体層6の電圧Vbdは、ホ� �ルが蓄積されていないため、電圧Vbd2に低下� ��(Vbd2<Vbd1)、更に、第1MISトランジスタ2の閾値電圧は、Vthd1からVthd2に上昇する(Vthd1<Vthd 2)。

更に、第2ゲート電極15(浮遊ゲートFG)の電圧Vfgs22は、電子が注入された状態(第2記憶状� ��)であるので、蓄積電荷量Qfg22を用いて以下� ��数式12で表される。但し、Qfg22>Qfg11である。

(数式12)
Vfgs22=Cce/Ctot×Vs3+Ccd/Ctot×Vbd2
-Qfg22/Ctot

ここで、数式8に示す第1ゲート電極14の電圧Vfgs11と比較すると、Vbd2<Vbd1であり、Vthd1& lt;Vthd2であるので、数式12に示す第1ゲート電� ��14の電圧Vfgs22では、第1ゲート電極14下の第1� ��導体層6表面が反転状態となる条件を満足しないため、数式11に示すようには、第1ドレイン領域8に印加された第1ストア電圧Vs1が、第1 ゲート電極14の電圧Vfgs22に静電容量結合しな� ��ため、第1ゲート電極14の電圧Vfgs22の上昇は� ��制される。従って、第2記憶モードにおける記憶状態に変化は生じない。

次に、同じ第1ストア処理の電圧印加条件下において、第1ストア処理前の状態が、第1� ��導体層6にホールが蓄積されていない第2記� �状態(データ“0”)で、第2MISトランジスタ3の第2ゲート電極15に電子が注入されていない状態(第1記憶状態)の場合(図11のケース2参照)に� ��、第1ストア処理が実行されないことを説明する。

この場合、ケース4の場合と同様に、第1� �導体層6の電圧Vbdは、ホールが蓄積されてい� ��いため、電圧Vbd2に低下し(Vbd2<Vbd1)、更に� ��第1MISトランジスタ2の閾値電圧は、Vthd1から Vthd2に上昇する(Vthd1<Vthd2)。

更に、第2ゲート電極15(浮遊ゲートFG)の電圧Vfgs12は、電子が注入されていない状態(第1� ��憶状態)であるので、蓄積電荷量Qfg12を用い� ��以下の数式13で表される。但し、Qfg12=Qfg11である。

(数式13)
Vfgs12=Cce/Ctot×Vs3+Ccd/Ctot×Vbd2
-Qfg12/Ctot

ここで、数式8に示す第1ゲート電極14の電圧Vfgs11と比較すると、Vbd2<Vbd1であり、Vthd1& lt;Vthd2であるので、数式13に示す第1ゲート電� ��14の電圧Vfgs12では、第1ゲート電極14下の第1� ��導体層6表面が反転状態となる条件を満足しないため、数式11に示すようには、第1ドレイン領域8に印加された第1ストア電圧Vs1が、第1 ゲート電極14の電圧Vfgs12に静電容量結合しな� ��ため、第1ゲート電極14の電圧Vfgs12の上昇は� ��制される。従って、第2記憶モードにおける記憶状態に変化は生じない。

次に、同じ第1ストア処理の電圧印加条件下において、第1ストア処理前の状態が、第1� ��導体層6にホールが蓄積されている第1記憶� �態(データ“0”)で、第2MISトランジスタ3の第 2ゲート電極15に電子が注入されている状態(� �2記憶状態)の場合(図11のケース3参照)には、� ��1ストア処理が実行されないことを説明する。

この場合、ケース1の場合と同様に、第1� �導体層6の電圧Vbdは、ホールが蓄積されてい� ��ため、電圧Vbd1に上昇して、第1MISトランジ� �タ2の閾値電圧は、Vthd1に低下している(Vthd1&l t;Vthd2)。しかし、第2ゲート電極15(浮遊ゲート FG)の電圧Vfgs21は、電子が注入されている状態 (第2記憶状態)であるので、蓄積電荷量Qfg21を� ��いて以下の数式14で表される。

(数式14)
Vfgs21=Cce/Ctot×Vs3+Ccd/Ctot×Vbd1
-Qfg21/Ctot

ここで、数式8に示す第1ゲート電極14の電圧Vfgs11と比較すると、Qfg21>Qfg11であるので� ��Vfgs21<Vfgs11となり、数式14に示す第1ゲート電極14の電圧Vfgs21では、第1ゲート電極14下の� ��1半導体層6表面が反転状態となる条件を満� �しないため、数式11に示すようには、第1ド� �イン領域8に印加された第1ストア電圧Vs1が、第1ゲート電極14の電圧Vfgs12に静電容量結合しないため、第1ゲート電極14の電圧Vfgs21の上昇は抑制される。従って、第2記憶モードにお� �る記憶状態に変化は生じない。

以上、詳細に説明したように、第1ストア電圧Vs1及び第3ストア電圧Vs3は、図11に示す4� �のケース1~4において、第1MISトランジスタ2に反転層が最も起こり易いケース1で、当該反� �層が発生し、他のケース2~4では当該反転層� �生じない値に最適化される。

尚、上記第1ストア処理における、第1乃� �第3ストア電圧Vs1~Vs3の各印加は、行デコーダ 26、列デコーダ27、ビット線電圧制御回路28、第1ワード線電圧制御回路29、第2ワード線電� �制御回路30、及び、ソース線電圧制御回路31� ��、協働して実行され、当該各回路によって� ��第1ストア処理を実行する第1ストア回路が� �該第1ストア時において構成される。

〈第2ストア処理の説明〉
第2ストア処理は、第1半導体層6にホールが� ��積されていない第2記憶状態(データ“0”)において、第2MISトランジスタ3の第2ゲート電極 15から電子を引き抜くか、或いは、第2ゲート電極15にホールを注入して、第2記憶モードの記憶状態を第1記憶状態とする処理である。

図10に示すように、ストア処理対象のメ� �リセル1に接続するビット線BLjまたはソース� ��SLiの少なくとも何れか一方に、正電圧の第4 ストア電圧Vs4(例えば、3.3V)を、ストア処理対象のメモリセル1に接続する第1ワード線WLaiに第4ストア電圧Vs4より高電圧の第5ストア電圧V s5(例えば、10V)を、ストア処理対象のメモリ� �ル1に接続する第2ワード線WLbiに第6ストア電� ��Vs6(例えば、3.3V)を、夫々印加する。尚、本� ��施形態では、ソース線SLiは、全てフローテ� ��ング状態として、ストア処理対象のメモリ� ��ル1に接続するビット線BLjにのみ、第4スト� �電圧Vs4を印加しているが、ストア処理を行� �位或いはメモリセルアレイ単位で行う場合� �は、ビット線BLjをフローティング状態とし� �、行単位でソース線SLiにのみ第4ストア電圧V s4を印加するか、或いは、全てのビット線BLj� ��ソース線SLiに第4ストア電圧Vs4を印加するようにしても良い。

ここで、第1MISトランジスタ2は、第1半導� ��層6にホールが蓄積されていない第2記憶状� �(データ“0”)であるので、第1MISトランジス� ��2の閾値電圧Vthd2は、第1半導体層6にホール� �蓄積されている第1記憶状態(データ“1”)の� ��値電圧Vthd1より大きい。つまり、Vthd2>Vthd1 の関係にある。

一方、第2MISトランジスタ3の第2ゲート電� ��15に電子が注入されている第2記憶状態では� ��第2ゲート電極15(浮遊ゲートFG)の電圧Vfgs2は� ��以下の数式15で与えられる。また、数式15中のVbd、Vsd、及び、Qfg1は、夫々、第1半導体層6 の電圧、第1ソース領域10の電圧、及び、浮遊ゲートFG中の電荷量(負の電荷量)である。

(数式15)
Vfgs2=Cde/Ctot×Vs5+Cse/Ctot×Vs6
+Cce/Ctot×Vs6+Cdd/Ctot×Vs4
+Ccd/Ctot×Vbd+Csd/Ctot×Vsd-Qfg2/Ctot

ここで、第1MISトランジスタ2における第1� ��ート電極14と、第1ドレイン領域8及び第1ソ� �ス領域とのオーバーラップ面積が、第1半導� ��層6とのオーバーラップ面積に比べて十分小さく、また、第2MISトランジスタ3における第2 ゲート電極15と、第2ドレイン領域9及び第2ソ� ��ス領域11とのオーバーラップ面積が、第2半� ��体層7とのオーバーラップ面積に比べて十分小さいので、数式15は、第2ストア処理の動作メカニズムの説明のため、以下の数式16のよ� ��に簡略化できる。

(数式15)
Vfgs2=Cce/Ctot×Vs6+Ccd/Ctot×Vbd
-Qfg2/Ctot

第2ストア処理は、第1半導体層6にホール� ��蓄積されていない第2記憶状態(データ“0”) において、第2MISトランジスタ3の第2ゲート電極15から電子を引き抜くか、或いは、ホール� ��注入して、第2記憶モードの記憶状態を第1� �憶状態とする処理であるので、図11のケース 4に示す状態、つまり、第2ストア処理前の状� ��が、第1半導体層6にホールが蓄積されてい� �い第2記憶状態であって、第2MISトランジスタ 3の第2ゲート電極15に電子が注入されている� �2記憶状態を想定する。当該第2ストア処理前の状態では、第1半導体層6の電圧Vbdは、Vbd2に低下しており、浮遊ゲートFG中の蓄積電荷量Q fg2はQfg22であるとすると、第1半導体層6の電� �Vbd2における第1ゲート電極14(浮遊ゲートFG)の電圧Vfgs22は、以下の数式16で表される。ここ� ��、Qfg22≧Qfg2である。

(数式16)
Vfgs22=Cce/Ctot×Vs6+Ccd/Ctot×Vbd2
-Qfg22/Ctot

第1ゲート電極14の電圧Vfgs22が、第1MISトランジスタ2の閾値電圧Vthd2より低電圧の場合、第1MISトランジスタ2の第1ゲート電極14下の第1 半導体層6表面が反転状態とならず、反転層� �形成されない。

従って、当該反転層が形成されない条件� ��、Vfgs22<Vthd2であり、数式16より、以下の� �式17の条件式が導出される。また、数式17の� ��件式を整理すると数式18の条件式が導出さ� �る。

(数式17)
Vfgs22=Cce/Ctot×Vs6+Ccd/Ctot×Vbd2
-Qfg221/Ctot<Vthd2

(数式18)
(Cce/Ctot×Vs6+Ccd/Ctot×Vbd2-Vthd2)×Ctot
<Qfg22

第6ストア電圧Vs6は、Qfg22>Qfg2の範囲で� �上記数式18を満足するように最適化されている。

この場合、第1MISトランジスタ2の第1半導� ��層6表面は反転状態とならず、第1ドレイン� �域8にビット線BLjを介して印加された第4ストア電圧Vs4は、第1ゲート電極14の電圧Vfgs22に殆ど静電容量結合しない。この結果、第2ゲー� �電極15(浮遊ゲートFG)の電圧Vfgs22は、第6スト� ��電圧Vs6と第1半導体層6の電圧Vbd2で決まる。� ��6ストア電圧Vs6と第1半導体層6の電圧Vbd2は、第5ストア電圧Vs5より十分低い正電圧か0Vに設定されているため、第2ゲート電極15電圧Vfgs22 は上昇しない。これにより、第2MISトランジ� �タ3において、ビット線BLjを介して第2ドレイン領域9に高電圧の第5ストア電圧Vs5が印加さ� ��、接地電圧に近い第2ゲート電極15と第2ドレイン領域9の間に、第2ゲート絶縁膜13を介し� �高電界が生じる。従って、当該高電界によ� �て、第2ゲート電極15から電子が引き抜かれ� �か、或いは、ホールが第2ゲート電極15に注� �され、第2ゲート電極15における電子の蓄積� �態が解除される。この結果、第1半導体層6にホールが蓄積されていない第2記憶状態(デー� ��“0”)が、第2MISトランジスタ3の第2ゲート� �極15に電子が注入されていない第2記憶モー� �の第1記憶状態(データ“1”)に変換される第2 ストア処理が実行される。

次に、同じ第2ストア処理の電圧印加条件下において、第2ストア処理前の状態が、第1� ��導体層6にホールが蓄積されていない第2記� �状態(データ“0”)で、第2MISトランジスタ3の第2ゲート電極15に電子が注入されていない状態(第1記憶状態)の場合(図11のケース2参照)に� ��、第2ストア処理が実行されないことを説明する。

更に、第2ゲート電極15(浮遊ゲートFG)の電圧Vfgs12は、電子が注入されていない状態(第1� ��憶状態)であるので、蓄積電荷量Qfg12を用い� ��以下の数式19で表される。但し、Qfg12<Qfg22 である。

(数式19)
Vfgs12=Cce/Ctot×Vs6+Ccd/Ctot×Vbd2
-Qfg12/Ctot

ここで、数式16に示す第1ゲート電極14の� �圧Vfgs22と比較すると、Qfg12<Qfg22であるので、Vfgs12>Vfgs22となり、数式17に示す第1ゲー� �電極14下の第1半導体層6表面が反転しない条� ��が満足されず、第1半導体層6表面が反転し� �反転層が形成される。従って、第1ドレイン� ��域8と当該反転層が電気的に結合し、第1ド� �イン領域8にビット線BLjを介して印加された� ��4ストア電圧Vs4が、第1ゲート電極14の電圧Vfg s12に静電容量結合して、第1ゲート電極14の電圧が、以下の数式20に示すように、電圧Vfgs12� ��に上昇する。

(数式20)
Vfgs12’=Cce/Ctot×Vs6+Ccd/Ctot×Vbd2
-Qfg12/Ctot+(Ccd+Cdd)/Ctot×Vs4

この結果、第2ゲート電極15の電圧が上昇� ��、第2MISトランジスタ3において、ビット線BL jを介して第2ドレイン領域9に高電圧の第5ス� �ア電圧Vs5が印加されるが、電圧上昇した第2� ��ート電極15の電圧Vfgs12’との間に電圧が緩� �されるため、第2ゲート電極15と第2ドレイン� ��域9の間において第2ゲート絶縁膜13を介した高電界が生じない。従って、当該高電界によって、第2ゲート電極15から電子が引き抜かれることも、或いは、ホールが第2ゲート電極15 に注入されることもなく、第2ゲート電極15における電子の注入されていない状態は維持される。従って、第2記憶モードにおける記憶� �態に変化は生じない。

次に、同じ第2ストア処理の電圧印加条件下において、第2ストア処理前の状態が、第1� ��導体層6にホールが蓄積されている第1記憶� �態(データ“0”)で、第2MISトランジスタ3の第 2ゲート電極15に電子が注入されていない状態 (第1記憶状態)の場合(図11のケース1参照)には� ��第2ストア処理が実行されないことを説明する。

この場合、第1半導体層6の電圧Vbdは、ホ� �ルが蓄積されているため、電圧Vbd1に上昇し� ��、第1MISトランジスタ2の閾値電圧は、Vthd1に低下している(Vthd1<Vthd2)。更に、第2ゲート� ��極15(浮遊ゲートFG)の電圧Vfgs11は、電子が注� ��されていない状態(第1記憶状態)であるので� ��蓄積電荷量Qfg11を用いて以下の数式21で表される。

(数式21)
Vfgs11=Cce/Ctot×Vs6+Ccd/Ctot×Vbd1
-Qfg11/Ctot

従って、第2ゲート電極15(浮遊ゲートFG)の電圧Vfgs11は、数式19に示す上述のケース2の第 2ゲート電極15(浮遊ゲートFG)の電圧Vfgs12より� �くなり、第1ゲート電極14下の第1半導体層6表面が反転して反転層が形成される。従って、第1ドレイン領域8と当該反転層が電気的に結� ��し、第1ドレイン領域8にビット線BLjを介し� �印加された第4ストア電圧Vs4が、第1ゲート電極14の電圧Vfgs11に静電容量結合して、第1ゲート電極14の電圧が、以下の数式22に示すよう� �、電圧Vfgs11’に上昇する。

(数式22)
Vfgs11’=Cce/Ctot×Vs6+Ccd/Ctot×Vbd1
-Qfg11/Ctot+(Ccd+Cdd)/Ctot×Vs4

この結果、第2ゲート電極15の電圧が上昇� ��、第2MISトランジスタ3において、ビット線BL jを介して第2ドレイン領域9に高電圧の第5ス� �ア電圧Vs5が印加されるが、電圧上昇した第2� ��ート電極15の電圧Vfgs11’との間に電圧が緩� �されるため、第2ゲート電極15と第2ドレイン� ��域9の間において第2ゲート絶縁膜13を介した高電界が生じない。従って、当該高電界によって、第2ゲート電極15から電子が引き抜かれることも、或いは、ホールが第2ゲート電極15 に注入されることもなく、第2ゲート電極15における電子の注入されていない状態は維持される。従って、第2記憶モードにおける記憶� �態に変化は生じない。

次に、同じ第2ストア処理の電圧印加条件下において、第2ストア処理前の状態が、第1� ��導体層6にホールが蓄積されている第1記憶� �態(データ“0”)で、第2MISトランジスタ3の第 2ゲート電極15に電子が注入されている状態(� �2記憶状態)の場合(図11のケース3参照)には、� ��2ストア処理が実行されないことを説明する。

(数式23)
Vfgs21=Cce/Ctot×Vs6+Ccd/Ctot×Vbd1
-Qfg21/Ctot

ここで、数式16に示す第1ゲート電極14の� �圧Vfgs22と比較すると、Qfg21=Qfg22であるが、Vbd 1>Vbd2であるので、Vfgs21>Vfgs22となり、数� �17に示す第1ゲート電極14下の第1半導体層6表� ��が反転しない条件が満足されず、第1半導体層6表面が反転して反転層が形成される。従� �て、第1ドレイン領域8と当該反転層が電気的に結合し、第1ドレイン領域8にビット線BLjを� ��して印加された第4ストア電圧Vs4が、第1ゲ� �ト電極14の電圧Vfgs21に静電容量結合して、第 1ゲート電極14の電圧が、以下の数式24に示す� ��うに、電圧Vfgs21’に上昇する。

(数式24)
Vfgs21’=Cce/Ctot×Vs6+Ccd/Ctot×Vbd1
-Qfg21/Ctot+(Ccd+Cdd)/Ctot×Vs4

この結果、第2ゲート電極15の電圧が上昇� ��、第2MISトランジスタ3において、ビット線BL jを介して第2ドレイン領域9に高電圧の第5ス� �ア電圧Vs5が印加されるが、電圧上昇した第2� ��ート電極15の電圧Vfgs21’との間に電圧が緩� �されるため、第2ゲート電極15と第2ドレイン� ��域9の間において第2ゲート絶縁膜13を介した高電界が生じない。従って、当該高電界によって、第2ゲート電極15から電子が引き抜かれることも、或いは、ホールが第2ゲート電極15 に注入されることもなく、第2ゲート電極15における電子の注入されている状態は維持される。従って、第2記憶モードにおける記憶状� �に変化は生じない。

以上、詳細に説明したように、第4ストア電圧Vs4及び第6ストア電圧Vs6は、図11に示す4� �のケース1~4において、第1MISトランジスタ2に反転層が最も起こり難いケース4で、当該反� �層が発生せず、他のケース1~3では当該反転� �が生じる値に最適化される。

尚、上記第2ストア処理における、第4乃� �第6ストア電圧Vs4~Vs6の各印加は、行デコーダ 26、列デコーダ27、ビット線電圧制御回路28、第1ワード線電圧制御回路29、第2ワード線電� �制御回路30、及び、ソース線電圧制御回路31� ��、協働して実行され、当該各回路によって� ��第2ストア処理を実行する第2ストア回路が� �該第2ストア時において構成される。

以上、第1ストア処理と第2ストア処理に� �いて、詳細に説明したが、上述の如く、第1� ��トア処理と第2ストア処理を順序不同に実行することで、第1記憶モードの記憶状態が、� �ータの“0”、“1”が反転して、第2記憶モ� �ドの記憶状態に転送される。

ここで、第1記憶モードと第2記憶モード� �何れか一方の記憶状態とデータの“0”、“1 ”の関係を反転させると、上記ストア処理におけるデータの“0”、“1”が反転は解消す� ��が、今度は、上記リコール処理において、� ��ータの“0”、“1”の反転が生じてしまう� �つまり、リコール処理とストア処理を行う� �とで、記憶状態とデータの“0”、“1”の対応関係に拘わらず、リコール処理とストア処理の何れか一方において、データの“0”、� �1”の反転が生じる。

従って、本実施形態においては、リコー� ��回路がリコール処理を終了した後、第1データ書き換え回路が、リコール処理後の各メモリセルに対して、通常の読み出し処理を開始する前に、第1記憶モードの記憶状態を反転� �るデータ反転処理を行う。具体的には、第1� ��ータ読み出し回路が第1記憶モードの記憶状態を読み出し、リフレッシュ処理を行わず、その代わりに、その読み出したデータを反転して第1データ書き換え回路が同じメモリセ� �に書き込む処理を行う。読み出し処理及び� �き込み処理は、既に説明した通りであり、� �複する説明は割愛する。

或いは、上記データ反転処理をリコール� ��理後に実行するのに代えて、上記ストア処� ��を実行する前に、第1データ読み出し回路が第1記憶モードの記憶状態を読み出し、リフ� �ッシュ処理を行わず、その代わりに、その� �み出したデータを反転して第1データ書き換� ��回路が同じメモリセルに書き込む処理を行� ��ようにしても構わない。

〈第2記憶モードにおける記憶状態の初期化処理の説明〉
次に、メモリセル1の第2記憶モードにおけ� �記憶状態を、上記ストア処理ではなく、直� �に初期化して第1記憶状態とするリセット処� ��について、図12を参照して説明する。尚、� �実施形態では、メモリセルアレイ21内の全てのメモリセル1を一括でリセット処理する場� �について説明するが、当該リセット処理は� �単位或いは列単位で行うことも可能である� �

図12に示すように、リセット処理対象の� �モリセル1に接続するビット線BLjまたはソー� ��線SLiの少なくとも何れか一方に、負電圧の� ��1リセット電圧Ve1(例えば、-3.3V)を、リセッ� �処理対象のメモリセル1に接続する第1ワード線WLaiに正極性の高電圧である第2リセット電� ��Ve2(例えば、10V)を、夫々印加する。第2ワー� ��線WLbiは全てフローティング状態とする。尚、本実施形態では、ソース線SLiは、全てフローティング状態として、リセット処理対象のメモリセル1に接続する全てのビット線BLjに� �み、第1リセット電圧Ve1を印加しているが、� ��セット処理を行単位或いはメモリセルアレ� ��単位で行う場合には、ビット線BLjをフロー� ��ィング状態として、行単位でソース線SLiに� ��み第1リセット電圧Ve1を印加するか、或いは、全てのビット線BLjとソース線SLiに第1リセ� �ト電圧Ve1を印加するようにしても良い。

以上の第1リセット電圧Ve1と第2リセット� �圧Ve2の印加によって、ビット線BLjを介して� �第1MISトランジスタ2の第1ドレイン領域8に負� ��圧の第1リセット電圧Ve1に印加されるため、第1半導体層6と第1ドレイン領域8が順方向バ� �アス状態となって、第1半導体層6にも負電圧の第1リセット電圧Ve1が印加され、第1ゲート� ��極14と静電容量結合し、第1ゲート電極14(浮� ��ゲートFG)の電圧を負方向に引き下げる。こ� ��結果、負電圧印加状態の第2ゲート電極15と� ��第1ワード線WLaiを介して高電圧の第2リセッ� ��電圧Ve2が印加された第2ドレイン領域9との� �に高電界が発生するため、第2ゲート電極15� �蓄積されている電子が引き抜かれるか、或� �は、ホールが第2ゲート電極15に注入されて� �第2ゲート電極15の電子の蓄積状態が解除さ� �て、第2記憶モードにおける記憶状態が第1記憶状態となる。

尚、上記リセット処理における、第1及び第2リセット電圧Ve1、Ve2の各印加は、行デコ� �ダ26、列デコーダ27、ビット線電圧制御回路2 8、第1ワード線電圧制御回路29、第2ワード線� ��圧制御回路30、及び、ソース線電圧制御回� �31が、協働して実行され、当該各回路によって、リセット処理を実行するリセット回路が当該リセット処理時において構成される。

また、第1リセット電圧Ve1は、接地電圧とした場合でも、第2ゲート電極15と、第2ドレ� �ン領域9との間に上述と同程度の高電界を発� ��させることができる程度に十分高い第2リセット電圧Ve2を供給すれば、第2ゲート電極15に蓄積されている電子が引き抜かれ、上記リセット処理を実行することができるが、この場合は第2リセット電圧Ve2が印加される第2ドレ� ��ン領域9と第2半導体層との接合耐圧に対す� �余裕を確保することが困難である場合が多� �ため、第1リセット電圧Ve1は負電圧を印加す� ��方が好ましい。

〈別実施形態〉
〈1〉上記実施形態では、メモリセル1は、SO I基板上に形成されていたが、つまり、第1半� ��体層6と第2半導体層7の夫々が、シリコン酸� ��膜層5(絶縁体基板)上に形成されていたが、� ��れに代えて、第1半導体層6と第2半導体層7と接合が逆方向バイアス状態となる電位状態に設定されたN型不純物拡散層上に形成される� �造であっても構わない。

〈2〉また、上記実施形態では、第1半導� �層6と第2半導体層7は、何れもP型シリコン層� ��形成されていたが、第1半導体層6と第2半導� ��層7をN型シリコン層で形成し、第1MISトラン� ��スタ2及び第2MISトランジスタ3をP型のMISトランジスタとして形成しても良い。この場合、上述の各処理で印加する電圧の極性は正負逆転すれば良い。

本発明は、標準的なCMOSプロセス工程内で基板上に実装可能な不揮発性ランダムアクセスメモリに利用可能である。

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