[実施例1に係るLSIの構成の概要]
 まず最初に、図1を用いて、実施例1に係るLS I(「位相制御装置」とも称する)の構成の概要 について簡単に説明する。なお、以下では、 まず、図1を用いて、実施例1に係るLSIの概要� ��簡単に説明し、その後、実施例1に係るLSIの 構成について説明する。なお、図1は、実施� �1に係るLSIの構成の一例を説明するための図� ��ある。

 図1に示すように、実施例1に係るLSIは、DL L(Delay Locked Loop)回路100と、PLL(「Phase Variable� �PLL(Phase locked loop」)(位相可変PLL)回路200とを 備えるものである。

 ここで、DLL回路100とは、入力信号(「基準 信号」とも称する)の位相に対して、DLL回路10 0内に設置されている遅延器120各々によって� �延量(遅延時間)を加える。また、図1の「OUT1� ��~「OUTn」に示すように、DLL回路100は、遅延� �120各々によって遅延量が加えられた入力信� �である遅延信号を、出力するものである。

 また、PLL回路200とは、入力信号の位相を� ��整した調整信号を、DLL回路100に出力するも� ��である。また、PLL回路200は、DLL回路100内部� ��設置された遅延器120によって加えられる遅� ��量の内所定の最小量(遅延器120自体の伝播遅 延量)よりも微細に、位相を調整することが� �能なものである。

 そして、以下で詳述するように、このよ� ��な実施例1に係るLSIでは、DLL回路100とPLL回路 200とに、同一の入力信号が入力される。そし て、実施例1に係るLSIでは、入力信号そのも� �ではなく調整信号がDLL回路100(位相比較器130) に伝達されることで、入力信号に加える遅延 量が制御される。これにより、実施例1に係� �LSIは、従来できなかった出力信号の微細な� �相制御を可能にするものである。

[実施例1に係るLSIの構成]
 次に、図1と図2とを用いて、実施例1に係るL SIの構成について説明する。以下では、まず� ��実施例1に係るLSIの構成の内、主にDLL回路100 の構成の一例について説明し、その後、実施 例1に係るLSIが備えるPLL回路200の構成の一例� �ついて説明する。

[実施例1におけるDLL回路]
 まず、図1に示すように、実施例1に係るLSI� �、DLL回路100を有するものである。そして、� �施例1に係るLSIは、DLL回路100内に、電圧制御� ��遅延ライン(Voltage Controlled Delay Line)110と、 位相比較器(「PD」、Phase Detector)130とを有す� �。また、実施例1に係るLSIは、チャージポン� ��(DLL)(「CP」、Charge pump)140と、キャパシタ(「 C」、capacitor)150とを有する。

 なお、電圧制御型遅延ライン110は、特許� ��求の範囲に記載の「遅延ライン」に対応す� ��。また、位相比較器130は、特許請求の範囲� ��記載の「位相比較器」に対応する。また、� ��ャパシタ150などは、特許請求の範囲に記載� ��「遅延器制御回路」に対応する。

 電圧制御型遅延ライン110は、信号の位相� ��対して遅延量を加える複数の遅延器120(Tap)� �有する。例えば、図1に示す例では、電圧制� ��型遅延ライン110は、直列に連結された複数� ��遅延器120を有する。また、電圧制御型遅延� ��イン110は、位相比較器130に接続する。また� ��電圧制御型遅延ライン110が有する遅延器120� ��々は、キャパシタ150に接続する。

 また、電圧制御型遅延ライン110は、入力� ��号の入力をDLL回路100の外部から受け付ける� ��、遅延器120各々によって、当該入力信号の� ��相に対して遅延量を加えるとともに、当該� ��延器120ごとの遅延信号をDLL回路100の外部に� ��力する。なお、この入力信号とは、例えば� ��クロック信号が該当する。

 具体的には、電圧制御型遅延ライン110は� ��当該電圧制御型遅延ライン110が設置されたD LL回路100の外部から入力信号の入力を受け付� ��る。そして、電圧制御型遅延ライン110では� ��直列に連結された複数の遅延器120の一端に� ��力信号が入力され、複数の遅延器120各々が� ��入力信号に対して遅延量を加える。そして� ��電圧制御型遅延ライン110は、当該遅延器120� ��との遅延信号を、DLL回路100の外部に出力す� ��。

 また、電圧制御型遅延ライン110は、複数� ��遅延器120すべてによって遅延された遅延信� ��を、位相比較器130に出力する。具体的には� ��電圧制御型遅延ライン110は、直列に連結さ� ��た複数の遅延器120の一端(入力信号が入力さ れた一端とは異なる一端、最終段の遅延器120 )から、遅延信号を位相比較器130に出力する� �

 ここで、遅延信号をDLL回路100の外部に出� ��する点について、さらに具体的に説明する� ��電圧制御型遅延ライン110では、直列に連結� ��れた複数の遅延器120内の一部または全てに� ��って遅延量を加えられた遅延信号が、当該� ��延器120と遅延器120との間から出力される。

 具体的な例を用いて説明すると、図1に示 す例では、電圧制御型遅延ライン110では、遅 延器「A」によって遅延量を加えられた遅延� �号を、「OUT1」として出力する。また、電圧� ��御型遅延ライン110では、遅延器「A」と遅延 器「B」とによって遅延量を加えられた遅延� �号を、「OUT2」として出力する。また、電圧� ��御型遅延ライン110では、遅延器すべてによ� ��て遅延量を加えられた遅延信号を、「OUTn」 として出力する。

 なお、ここで、遅延器120について簡単に� ��言する。遅延器120とは、例えば、インバー� ��(Inverter)を二つ合わせたものが該当する。ま た、この遅延器120は、キャパシタ150によって 入力される制御電圧によって、入力信号の位 相に加える遅延量が決定されるものである。 また、遅延量は、所定の最小量以上所定の最 大量以下の遅延量となり、一定の範囲内の量 となる。言い換えると、この遅延量は、所定 の最小量以下の遅延量とはならないものであ る。

 また、この遅延器120によって加えられる� ��延量の内所定の最小量とは、遅延器120自体� ��伝搬遅延量となる。言い換えると、遅延器1 20を信号が伝播する際に必ず遅延することに� ��る遅延量となる。この最小時間は、例えば� ��LSIで実現した場合には、当該LSIの微細化が� ��めば高速に(最小量が小さく)なるものの、� �相分解能としては、数十psecオーダーが限界� ��なる。

 位相比較器130は、電圧制御型遅延ライン1 10と、チャージポンプ(DLL)140と、PLL回路200と� �接続する。なお、位相比較器130は、電圧制� �型遅延ライン110と、電圧制御型遅延ライン11 0が有する遅延器120の内最終段の遅延器120を� �して接続する。

 位相比較器130は、二つの信号の位相を比� ��する。具体的には、位相比較器130は、電圧� ��御型遅延ライン110の複数の遅延器120すべて� ��よって遅延された遅延信号を、電圧制御型� ��延ライン110から受け付ける。また、位相比� ��器130は、調整信号を、PLL回路200から受け付� ��る。そして、位相比較器130は、電圧制御型� ��延ライン110から受け付けた遅延信号の位相� ��、PLL回路200によって出力された調整信号の� ��相とを比較する。そして、位相比較器130は� ��比較結果(位相の差)を、チャージポンプ(DLL) 140に伝達する。

 具体的な例をあげて説明すると、位相比� ��器130は、二つの信号の位相の差に基づいて� ��遅延信号の位相が調整信号に比較して進ん� ��いる場合には、位相差をdown信号パルスとし てチャージポンプ(DLL)140に伝達する。また、� ��相比較器130は、遅延信号の位相が調整信号� ��比較して遅れている場合には、位相差をup� �号パルスとしてチャージポンプ(DLL)140に伝達 する。

 チャージポンプ(DLL)140は、位相比較器130� �キャパシタ150とに接続する。また、チャー� �ポンプ(DLL)140は、位相比較器130から比較結果 を伝達されると、当該比較結果に相当する電 流をキャパシタ150に供給する。

 具体的には、チャージポンプ(DLL)140は、� �相比較器130から位相差を伝達されると、位� �比較器130から伝達された位相差を電流に変� �し、キャパシタ150に電流をチャージし、ま� �は、キャパシタ150に電流をディスチャージ� �る。なお、ここで、チャージポンプ(DLL)140は 、位相比較器130から位相差をup信号パルスと� ��て伝達された場合には、キャパシタ150に電� ��をチャージする。また、チャージポンプ(DLL )140は、位相比較器130から位相差をdown信号パ� ��スとして伝達された場合には、キャパシタ1 50に電流をディスチャージする。

 キャパシタ150は、チャージポンプ(DLL)140� �電圧制御型遅延ライン110が有する遅延器120� �々とに接続する。また、キャパシタ150は、� �相比較器130によって出力された位相差から� �成されて制御される制御電圧を、電圧制御� �遅延ライン110の複数の遅延器120各々に入力� �る。

 具体的には、キャパシタ150は、チャージ� ��ンプ(DLL)140によって電流がチャージやディ� �チャージされる。ここで、キャパシタ150で� �、チャージポンプ(DLL)140によってチャージや ディスチャージされる電流が当該キャパシタ 150の容量で積分され、制御電圧となる。キャ パシタ150は、この制御電圧を、電圧制御型遅 延ライン110が有する遅延器120各々に入力する 。

 ここで、DLL回路100内では、遅延信号と調� ��信号との位相差が位相比較器130によって常� ��監視され、当該二つの位相差が解消される� ��うに、処理が行われる。なお、二つの位相� ��が解消された状態とは、遅延信号が、調整� ��号に1周期遅れて同期する状態を示す。具体 的には、DLL回路100では、位相比較器130からチ ャージポンプ(DLL)140を介してキャパシタ150へ� ��比較結果がフィードバックされる。これに� ��り、キャパシタ150の制御電圧は、位相比較� ��130によって比較される遅延信号を調整信号� ��同期させる値となり、複数の遅延器120すべ� ��によって遅延された遅延信号が、調整信号� ��位相同期した信号となる。

[実施例1におけるPLL回路]
 次に、図2~5を用いて、実施例1におけるPLL回 路の構成の一例を説明する。なお、図2は、� �施例1におけるPLL回路の構成の一例を説明す� ��ための図である。図3は、チャージポンプか らの出力電圧と位相差との関係を説明するた めの図である。図4は、バイアス制御部から� �出力電圧と位相差との関係を説明するため� �図である。図5は、バイアス制御部の構成の� ��例を説明するための図である。

 PLL回路200の構成の一例について説明する� ��なお、PLL回路200とは、DLL回路100内部に設置� ��れた遅延器120によって加えられる遅延量の� ��所定の最小量よりも微細に、位相を調整す� ��ことが可能なものである。具体的には、PLL� ��路200は、入力信号の位相を、遅延器120によ� ��て加えられる遅延量の内所定の最小量より� ��微細に調整し、入力信号の位相を微細に調� ��した調整信号をDLL回路100に伝達できればよ� ��。このため、以下に説明するのは、あくま� ��もPLL回路200の構成の一例であり、PLL回路200� ��構成は以下に記載する一例に限定されるも� ��ではない。

 以下では、PLL回路200が、入力信号を入力� ��し、PLL回路200内部の位相周波数比較器210に� ��って出力された位相差から生成された電圧� ��とバイアス制御部260によって制御された基� ��電圧値との差を制御電圧とする。そして、� ��該基準電圧値によって特定される位相差で� ��該入力信号を調整した調整信号を電圧制御� ��振器250から出力するPLL回路200を例に、説明� ��る。

 図1に示すように、PLL回路200は、DLL回路100 の位相比較器130と接続している。また、PLL回 路200は、調整信号を出力する。具体的には、 入力信号の位相を調整して調整信号として、 当該調整信号を位相比較器130に出力するもの である。なお、ここでいう「入力信号」とは 、DLL回路100の電圧制御型遅延ライン110に入力 される「入力信号」と同一のものである。

 図2に示すように、PLL回路200は、位相周波 数比較器(「PFD」、Phase Frequency Detector)210と� �チャージポンプ(PLL)220と、ローパスフィルタ (「LPF」、Low Pass Filter)230とを有する。また� �PLL回路200は、オペアンプ(「opamp」、operational  amplifier)240と、電圧制御発振器(「VCO」、volta ge controlled oscillator)250と、バイアス制御部(� �Bias-Control」)260とを有する。

 位相周波数比較器210は、チャージポンプ( PLL)220と電圧制御発振器250とに接続する。ま� �、位相周波数比較器210は、二つの信号の位� �を比較する。

 具体的には、位相周波数比較器210は、当� ��位相周波数比較器210が設置されたPLL回路200� ��外部から入力信号の入力を受け付ける。ま� ��、位相周波数比較器210は、電圧制御発振器2 50から調整信号をフィードバックされて受け� ��ける。そして、位相周波数比較器210は、入� ��信号の位相と、調整信号との位相とを比較� ��る。そして、位相周波数比較器210は、比較� ��果(位相の差)を、チャージポンプ(PLL)220に伝 達する。

 具体的な例をあげて説明すると、位相周� ��数比較器210は、二つの信号の位相の差に基� ��いて、入力信号の位相が調整信号に比較し� ��進んでいる場合には、up信号パルスとして� �ャージポンプ(PLL)220に位相差を伝達する。ま た、位相周波数比較器210は、入力信号の位相 が調整信号に比較して遅れている場合には、 down信号パルスとしてチャージポンプ(PLL)220に 位相差を伝達する。

 チャージポンプ(PLL)220は、位相周波数比� �器210とローパスフィルタ230とに接続する。� �お、以下では、チャージポンプ(DLL)140とは異 なる点についてのみ、説明する。

 チャージポンプ(PLL)220は、位相周波数比� �器210から比較結果を伝達されると、当該比� �結果に応じた電流を、ローパスフィルタ230� �伝達する。具体的には、チャージポンプ(PLL) 220は、位相周波数比較器210から伝達された位 相差を電流に変換する。そして、チャージポ ンプ(PLL)220は、電流をローパスフィルタ230に� ��達する。なお、ここで、位相周波数比較器2 10が比較する二つの信号の位相差と、チャー� ��ポンプ(PLL)220から送信される電流の出力電� �との関係において成立する一般特性を、図3� ��示した。

 なお、図3において、位相差が「2π」から 「-2π」となっているのは、「2π」位相が進� �(または遅れる)と、一周期分ずれたことにな るからである。つまり、位相差の絶対値は、 「2π」より大きくなることはないからである 。また、同様に、チャージポンプ(PLL)220から� ��達される電流の出力電圧も、「Vl」から「Vh 」の範囲内の値となる。

 ローパスフィルタ230は、チャージポンプ( PLL)220とオペアンプ240とに接続する。また、� �ーパスフィルタ230は、チャージポンプ(PLL)220 から電流が伝達されると、当該電流から、特 定の閾値よりも高い周波数信号を減衰させて 遮断する。そして、ローパスフィルタ230は、 当該電流の内、低域周波数のみを通過させて オペアンプ240に伝達する。

 オペアンプ240は、ローパスフィルタ230と� ��イアス制御部260と電圧制御発振器250とに接� ��する。また、オペアンプ240は、二つの入力( 「+」と「-」)を有する。ここで、オペアンプ 240の「+」入力(非反転入力)は、バイアス制御 部260と接続し、オペアンプ240の「-」入力(反� ��入力)は、ローパスフィルタ230と接続してい る。なお、この二つの入力には、電圧がかか るものである。また、オペアンプ240は一つの 出力を有し、当該出力からは電圧が出力され 、電圧制御発振器250に伝達される。

 また、オペアンプ240の一つの出力からオ� ��アンプ240の「-」入力に向けて、負帰還がか かっている。ここで、オペアンプ240において は、負帰還がかかっているので、当該負帰還 の効果により、「+」入力の出力電圧と、「-� ��入力の出力電圧とが、常に一致する(電圧差 が「0」となる)ものである。

 ここで、オペアンプ240の「-」入力は、ロ ーパスフィルタ230と接続しており、図3に示� �た出力電圧がかかる。ここで、オペアンプ24 0の「-」入力は反転入力のため、オペアンプ2 40の「+」入力からは、図4に示すように、図3� ��示した出力電圧が反転した電圧(Vref)がかか� ��ことになる。

 なお、ここで、オペアンプ240は、二つの� ��力にかかる電圧に少しでも差が生じると、� ��該差が、オペアンプ240の出力電圧に反映さ� ��る。しかし、この出力電圧はすぐに「-」入 力にフィードバックされ、二つの入力にかか る電圧の差が無くなるように働くものである 。

 電圧制御発振器250は、オペアンプ240と位� ��周波数比較器210とに接続する。また、電圧� ��御発振器250は、電圧で発振周波数を制御す� ��発振器であり、調整信号を発振する。具体� ��には、電圧制御発振器250は、オペアンプ240� ��ら出力された電圧を用いて信号を発信する� ��そして、電圧制御発振器250は、調整信号を� ��位相周波数比較器210に伝達するとともに、D LL回路100(位相比較器130)に伝達する。ここで� �オペアンプ240から出力された電圧を用いて� �圧制御発振器250が発振する信号が、調整信� �となる。

 バイアス制御部260は、オペアンプ240に接� ��する。具体的には、バイアス制御部260は、� ��ペアンプ240の「+」入力に、電圧をかけるも のである。例えば、バイアス制御部260は、LSI を利用する利用者によって指定される制御信 号(PCC(Phase Controlled Code))によって特定される 電圧値を、基準電圧値とする。

 なお、バイアス制御部260としては、例え� ��、DAC(Digital-Analog-Converter)を適用することが� �能である。このDAC方式には、その構成方法� �より、抵抗ラダー型、抵抗ストリング型、� �み抵抗型等様々な構成がある。以下では、� �5を用いて、抵抗ストリング型DAC(図5に示す� �では、3ビット制御)により制御する場合を例 に説明する。

 ここで、図5に示すバイアス制御部260の構 造を例に、制御信号によって、バイアス制御 部260がオペアンプ240の「+」入力にかける電� �(Vref)がどのように決定されるかを説明する� �例えば、図5に示す例では、バイアス制御部2 60は、3ビットの信号として、制御信号を受信 する。そして、例えば、制御信号が、「101」 である場合には、図5に示す例では、「MSB」� �スイッチを「ON」に設定し、「BIT」のスイッ チを「OFF」に設定し、「LSB」のスイッチを「 ON」に設定する。このように、バイアス制御� ��260では、オペアンプの「+」入力にかける電 圧を、nビットの制御信号で制御される。

 なお、バイアス制御部260がオペアンプ240� ��「+」入力にかける電圧が変化すると、オペ アンプ240が当該電圧差をなくすように働き、 結果として、オペアンプ240の「-」入力にか� �る電圧が、オペアンプ240の「+」入力の電圧� ��と変化する。つまり、バイアス制御部260が� ��ペアンプ240の「+」入力にかける電圧が変化 すると、図5に示すように、当該電圧に対応� �る位相差へと、入力信号の位相差が変化す� �ことになる。

 すなわち、バイアス制御部260の電圧値(縦 軸)を変化させると、入力信号と調整信号と� �位相差(横軸)が変化することになる。このた め、電圧値の刻み値の細かさが、位相の分解 能となる。例えば、8ビットの制御信号(外部� ��号)を用いて制御する場合には、256分割とな る。ここで、得たい位相分解能から、抵抗分 割数を決めることにより、位相分解能を簡単 に設定することが可能である。

[実施例1に係るLSIによる処理]
 次に、図6と図7とを用いて、実施例1に係るL SIによる処理の一例を説明する。なお、以下� ��は、まず、図6を用いて、DLL回路100における 処理の一例について説明し、その後、PLL回路 200における処理の一例について説明する。な お、図6は、実施例1におけるDLL回路による処� ��の一例を説明するためのフローチャートで� ��る。図7は、実施例1におけるPLL回路による� �理の一例を説明するためのフローチャート� �ある。

 まず、図6を用いて、DLL回路100における処 理の一例を説明する。同図に示すように、DLL 回路100では、電圧制御型遅延ライン110は、入 力信号の入力を受け付けると(ステップS101肯� ��)、遅延器120各々が、当該入力信号の位相に 対して遅延量を加える(ステップS102)。具体的 には、遅延器120各々は、キャパシタ150の電圧 に基づいて一意に決まる遅延量を、入力信号 に与える。また、遅延器120各々は、当該遅延 器120ごとの遅延信号を、当該DLL回路100外部に 出力する。(ステップS103)。

 そして、位相比較器130は、二つの信号の� ��相を比較する(ステップS104)。具体的には、� ��圧制御型遅延ライン110の複数の遅延器120す� ��てによって遅延された遅延信号の位相と、P LL回路200によって出力された調整信号の位相� ��を比較する。そして、位相比較器130は、比� ��結果を伝達する(ステップS105)。例えば、位� ��比較器130は、比較結果として位相差をチャ� ��ジポンプ(DLL)140に伝達する。

 そして、チャージポンプ(DLL)140は、当該� �相差を電流に変換して、キャパシタ150をチ� �ージ/ディスチャージする(ステップS106)。

 次に、図7を用いて、PLL回路における処理 の一例を説明する。同図に示すように、PLL回 路200では、入力信号があると(ステップS201肯� ��)、当該入力信号の位相を、遅延器120によっ て加えられる遅延量の内所定の最小量よりも 微細に調整し(ステップS202)、位相を微細に調 整した調整信号をDLL回路100に伝達する(ステ� �プS203)。

[実施例1の効果]
 上記したように、実施例1によれば、遅延器 120によって加えられる遅延量の内所定の最小 量よりも微細に入力信号の位相を調整した調 整信号を出力するPLL回路200を備える。そして 、実施例1によれば、DLL回路100は、入力信号� �入力を受け付けると、遅延器120各々によっ� �当該入力信号の位相に対して遅延量を加え� �とともに当該遅延器120ごとの遅延信号を出� �する。そして、実施例1によれば、電圧制御� ��遅延ライン110の複数の遅延器120すべてによ� ��て遅延された遅延信号と、PLL回路200によっ� ��出力された調整信号との位相差を比較する� ��そして、実施例1によれば、位相比較器130に よって比較される遅延信号をPLL回路200から出 力される調整信号に同期させる値であって、 当該位相比較器130によって出力された位相差 から生成された制御電圧値を、遅延ラインの 複数の遅延器120各々に入力する。これにより 、実施例1によれば、出力信号の位相を微細� �制御することが可能である。また、これに� �り、実施例1によれば、伝送マージンの拡大� ��つながり更なる高速化が実現できる。

 具体的には、遅延器120それぞれは、遅延� ��を所定の範囲内で制御できるものであるが� ��最小遅延量が存在していた。このため、従� ��技術では、数十psec単位での位相制御が限界 とされていた。なお、この最小遅延量とは、 遅延器を用いて入力信号を遅延させる限り、 入力信号に与えてしまう最小の遅延量である 。このため、遅延器の遅延量を、この最小遅 延量以下の遅延量とすることはできない。

 ここで、図8に示すような従来のDLL回路と 比較して、開示のLSIは、遅延器120によって加 えられる遅延量の内所定の最小量よりも微細 に入力信号の位相を調整した調整信号を出力 するPLL回路200を備える。そして、このPLL回路 200が、入力信号の位相を微細に調整した調整 信号を作成し、DLL回路100の位相比較器130に提 供する。そして、DLL回路100内部の位相比較器 130が、調整信号と、電圧制御型遅延ライン110 にて信号を遅延させた入力信号(遅延信号)と� ��同期する。これにより、開示のLSIによれば� ��結果として、出力信号の位相を、数psec単位 で制御することが可能である。なお、図8は� �実施例1に係るLSIの効果を説明するための図� ��ある。

 すなわち、図9に示すように、DLL回路100は 、図9の(A)に示す入力信号が入力されると、� �該入力信号に対して遅延量を加える。そし� �、図9の(1)~(4)に示すように、DLL回路100では、 遅延器120(図9では、「Tap」と記載)それぞれか ら、遅延量を加えた遅延信号(図9の(B)~(E))を� �力する。なお、図9は、実施例1に係るLSIの効 果を説明するための図である。

 ここで、DLL回路100は、図9の(A)に示す入力 信号と、図9の(E)に示す遅延信号とが、一周� �遅れて同期するよう遅延量を制御する。

 ここで、開示のLSIによれば、図9の(A)に示 す入力信号そのものと、図9の(E)に示す遅延� �号とが同期するように遅延量を制御するの� �はなく、図9の(A)に示す入力信号の位相を微� ��に調整し、当該調整信号に入力信号が同期� ��るように制御する。これにより、出力信号� ��位相を、入力信号を微細に調整した分ずら� ��ことが可能となり、出力信号の位相を微細� ��制御することが可能である。

 つまり、開示のLSIによれば、図9の(A)に示 す入力信号の位相を微細に調整し、図9の(A´) に示す調整信号にする。そして、図9の(A´)に 示す調整信号に、図9の(E)に示す遅延信号が� �期するように、遅延量を制御する。これに� �り、入力信号を、図9の(A´)に示す調整信号� �調整した分、図9の(1)~(4)において出力される 遅延信号それぞれの位相が、図9の(B)~(E)に示� ��遅延信号の位相と比較して、微細にずれる� ��とになる。これにより、出力信号の位相を� ��細に制御することが可能である。

 また、開示のLSIによれば、バイアス制御� ��260は、LSIを利用する利用者によって指定さ� ��る制御信号によって特定される電圧値を、� ��準電圧値とするので、位相分解能を制御信� ��で制御可能とすることで、利用者側での設� ��自由度を向上させることが可能である。

 さて、これまで、実施例1では、最終段の 遅延器120から出力される遅延信号に位相比較 器130によって与えられる負荷について考慮し なかったが、本発明はこれに限定されるもの ではない。具体的には、位相比較器130によっ て最終段の遅延器120から出力される遅延信号 に与えられる負荷を考慮してもよい。

 すなわち、位相比較器130は、最終段の遅� ��器120から出力される遅延信号に対して、所� ��の負荷を与える。また、位相比較器130から� ��えられる負荷は、最終段の遅延器120以外の� ��延器120から出力される遅延信号に対しては� ��与えられない。このため、最終段の遅延器1 20から出力される遅延信号と、最終段の一つ� ��の遅延器120から出力される遅延信号との位� ��差が、その他の連続している二つの遅延器1 20各々から出力される遅延信号各々間の位相� ��と、同一とならない。

 実施例1では、この位相差の違いについて 特に考慮しなかったが、本発明はこれに限定 されるものではなく、この位相差を等しくし てもよい。

 具体的には、図10に示すように、電圧制� �型遅延ライン110は、遅延器120各々から出力� �れる遅延信号各々に対して、位相比較器130� �よって遅延信号に与えられる所定の負荷と� �様の負荷を与える素子300各々を有する。具� �的には、電圧制御型遅延ライン110は、遅延� �120の内、位相比較器130によって比較される� �延信号を位相比較器130に供給する遅延器120� �外の遅延器120各々から出力される遅延信号� �々に対して、負荷を与える。なお、図10は、 実施例2に係るLSIの構成の一例を説明するた� �の図である。

 これにより、実施例2に係るLSIによれば、 出力信号それぞれの位相差を均一にすること が可能である。例えば、遅延器120と遅延器120 との間に、位相比較器130内部に設けられてい る素子300と同一の素子300を挿入する。これに より、各遅延器120から出力される出力信号各 々に対して与えられる負荷を同一とすること ができ、出力信号間の位相差を均一にするこ とが可能である。

 さて、実施例1や2では、入力信号の位相� �調整した調整信号を用いて位相比較器130が� �相を比較する手法について説明したが、本� �明はこれに限定されるものではなく、位相� �調整した遅延信号を用いて位相比較器130が� �相を比較してもよい。そこで、以下では、� �相を調整した遅延信号を用いて位相比較器13 0が位相を比較する手法について説明する。� �お、以下では、上記した実施例と共通する� �明に関しては、説明を省略する。

[実施例3に係るLSIの構成の概要]
 図11を用いて、実施例3に係るLSIの構成の概� ��について簡単に説明する。なお、以下では� ��まず、図11を用いて、実施例3に係るLSIの概� ��を簡単に説明し、その後、実施例3に係るLSI の構成について説明する。なお、図11は、実� ��例3に係るLSIの構成の一例を説明するための 図である。

 図11に示すように、実施例3に係るLSIは、D LL回路100を備え、また、DLL回路100内に、位相� ��整回路400を備える。位相調整回路400は、DLL� ��路100に設置された遅延器120各々の内最終段� ��遅延器120と位相比較器130と接続される。

 ここで、実施例3に係るLSIでは、入力信号 がDLL回路100に入力されると、電圧制御型遅延 ライン110が、遅延器120すべてによって遅延さ れた遅延信号を位相調整回路400に送る。そし て、位相調整回路400は、受け付けた遅延信号 の位相を調整した調整遅延信号を位相比較器 130に伝達する。

 そして、実施例3に係るLSIでは、DLL回路100 は、電圧制御型遅延ライン110の複数の遅延器 120すべてによって遅延された遅延信号そのも のではなく、調整遅延信号を用いて遅延量を 制御する。すなわち、DLL回路100では、調整遅 延信号と入力信号とが一周期遅れて同期する 状態になるように、遅延器120各々が加える遅 延量を制御する。これにより、実施例3に係� �LSIは、出力信号の微細な位相制御を可能に� �る。

[実施例3に係るLSIの構成]
 次に、図11と図12とを用いて、実施例3に係� �LSIの構成について説明する。以下では、ま� �、実施例3に係るLSIの構成の内、実施例3にお けるDLL回路100の構成の一例について説明し、 その後、実施例3におけるDLL回路100内に設け� �れた位相調整回路400の一例について説明す� �。

[実施例3におけるDLL回路]
 実施例3におけるDLL回路100について説明する 。図11に示すように、実施例3に係るLSIは、DLL 回路100内に、電圧制御型遅延ライン110と、位 相比較器130と、チャージポンプ(DLL)140と、キ� ��パシタ150とを備え、また、位相調整回路400� ��備える。ここで、電圧制御型遅延ライン110� ��、チャージポンプ(DLL)140と、キャパシタ150� �についての説明は、実施例1におけるDLL回路1 00の説明にて記載した内容と同様であり、説� ��を省略する。

 電圧制御型遅延ライン110は、位相調整回� ��400と接続され、具体的には、電圧制御型遅� ��ライン110が有する複数の遅延器120の内最終� ��の遅延器120を介して位相調整回路400と接続� ��れる。図11に示す例では、電圧制御型遅延� �イン110は、遅延器「N」を介して位相調整回� ��400と接続される。また、電圧制御型遅延ラ� ��ン110は、入力信号を受け付け、電圧制御型� ��延ライン110の複数の遅延器120すべてによっ� ��遅延された遅延信号を位相調整回路400に送� ��。図11に示す例では、電圧制御型遅延ライ� �110では、遅延器「N」が、遅延信号を位相調� ��回路400に送り、さらに、図11の「OUTn」に示� ��ように、DLL回路100外に遅延信号を送る。

 位相比較器130は、位相調整回路400と接続� ��れ、二つの信号の位相を比較する。具体的� ��は、位相比較器130は、位相調整回路400から� ��整遅延信号を受け付け、また、図11の「REF� �に示すように、入力信号を受け付ける。そ� �て、位相比較器130は、位相調整回路400から� �け付けた調整遅延信号の位相と、入力信号� �位相とを比較し、比較結果(位相の差)をチャ ージポンプ(DLL)140に伝達する。なお、位相比� ��器130が受け付ける入力信号は、電圧制御型� ��延ライン110が受け付ける入力信号と同一で� ��る。

[実施例3における位相調整回路]
 位相調整回路400について説明する。図11に� �すように、位相調整回路400は、電圧制御型� �延ライン110と位相比較器130と接続される。� �た、位相調整回路400は、電圧制御型遅延ラ� �ン110の複数の遅延器120すべてによって遅延� �れた遅延信号を受け付け、受け付けた遅延� �号の位相を調整し、調整遅延信号を位相比� �器130に伝達する。

 ここで、位相調整回路400は、制御信号(例 えば、PCC)にて位相を切り替えられればよく� �例えば、以下に説明するセレクタ回路など� �該当する。以下では、図12を用いて、セレク タ回路を用いた場合における位相調整回路400 の構成の一例について説明する。図12は、実� ��例3におけるセレクタ回路用いた場合におけ る位相調整回路の構成の一例を説明するため の図である。なお、位相調整回路400として、 実施例1や2にて説明したPLL回路200を用いても� ��い。

 図12に示すように、位相調整回路400は、� �数の遅延器401とセレクタ回路402とを備える� �ここで、遅延器401各々は、直列に連結され� �おり、また、遅延器401各々が、セレクタ回� �402と接続される。なお、遅延器401は、遅延� �120と同様の性能を備える。位相調整回路400� �は、電圧制御型遅延ライン110から遅延信号� �受け付けると、遅延器401各々が、直列に連� �された複数の遅延器401の内最前段にある遅� �器401から順番に、遅延信号の位相に対して� �延量を加えるとともに、当該遅延器401ごと� �遅延信号をセレクタ回路402に送る。

 図12に示す例では、位相調整回路400では� �遅延器「1」が、電圧制御型遅延ライン110か� ��受け付けた遅延信号に対して遅延量を加え� ��遅延器「2」とセレクタ回路402とに送る。そ の後、遅延器「2」は、遅延器「1」から受け� ��けた遅延信号に対して遅延量を加え、遅延� ��「3」とセレクタ回路402とに送る。

 セレクタ回路402は、遅延器401各々と接続� ��れ、また、DLL回路100内にある位相比較器130� ��接続される。セレクタ回路402は、遅延器401� ��々から遅延信号を受け付け、また、DLL回路1 00の外部から制御信号を受け付ける。ここで� ��セレクタ回路402は、遅延器401各々から受け� ��けた遅延信号各々の内制御信号にて指定さ� ��る遅延信号を、調整遅延信号として位相比� ��器130に送る。

 なお、その後、DLL回路100では、セレクタ� ��路402により出力された調整遅延信号と、セ� ��クタ回路402が受け付けた遅延信号との位相� ��分、電圧制御型遅延ライン110にて加えられ� ��遅延量が変化する。ここで、当該差分は、� ��延器120各々に均等に分配され、個々の遅延� ��120が加える遅延量は、当該差分を遅延器120� ��数で除算した分変化することになる。

 実施例1や2におけるDLL回路100では、図13の 「IN」に示す入力信号の位相を調整し、図13� �「OUTn」に示す最終段にある遅延器130から出� ��される遅延信号と調整信号とが一周期遅れ� ��同期するように制御していた。なお、図13� �、実施例3における一周期遅れて同期する二� ��の信号を説明するための図である。また、� ��13に示す「Tap Delay」とは、遅延器130によっ� ��与えられる遅延量を示す。

 これに対して、実施例3によれば、位相調 整回路400は、図13の「OUTn」に示す最終段にあ る遅延器130から出力される遅延信号を調整し て調整遅延信号「OUT」を出力する。そして、 DLL回路100が、図13の「IN」に示す入力信号と� �13の「OUT」に示す調整遅延信号とが1周期遅� �て同期する状態になるように制御する。な� �、図13に示す「位相調整回路 Delay」とは、� �相調整回路400によって与えられる遅延量を� �す。

[実施例3の効果]
 上記したように、実施例3によれば、位相調 整回路400は、複数の遅延器120すべてによって 遅延された遅延信号の位相を調整して出力し 、位相比較器130が、位相調整回路400によって 出力された調整遅延信号と入力信号との位相 差を比較する。この結果、実施例3によれば� �出力信号の位相を微細に制御することが可� �である。

 さて、実施例1~3では、入力信号か遅延信� ��かのいずれか一方の位相を調整する手法に� ��いて説明したが、本発明はこれに限定され� ��ものではなく、入力信号と遅延信号との両� ��の位相を調整してもよい。そこで、実施例4 では、図14を用いて、入力信号と遅延信号と� ��両方の位相を調整する手法について説明す� ��。なお、図14は、実施例4に係るLSIの構成の� ��例を説明するための図である。

 図14に示すように、実施例4に係るLSIは、D LL回路100内に、電圧制御型遅延ライン110と、� ��相比較器130と、チャージポンプ(DLL)140と、� �ャパシタ150とを備え、また、位相調整回路40 0と、位相調整回路500とを備える。ここで、� �圧制御型遅延ライン110と、チャージポンプ(D LL)140と、キャパシタ150とについての説明は、 実施例1におけるDLL回路100の説明にて記載し� �内容と同様であり、説明を省略する。また� �位相調整回路400は、実施例3にて説明した位� ��調整回路400に対応する。

 位相調整回路500は、位相調整回路400と同� ��の性能を有し、位相比較器130と接続される� ��また、位相調整回路500は、実施例1における PLL回路200と同様に、入力信号を受け付け、調 整信号を位相比較器130に送る。

 ここで、同一の制御信号を受け付けた場� ��に、位相調整回路400と位相調整回路500とが� ��える遅延量が同一とならないように、位相� ��整回路400と位相調整回路500とのいずれか一� ��は、予め利用者によって遅延量に関する設� ��が行われる。すなわち、図14に示す例では� �位相調整回路400と位相調整回路500とは、同� �の制御信号(図14に示す「PCC」)を受け付ける� ��位相調整回路400と位相調整回路500とが、同� ��の制御信号を受け付けた場合に同一の遅延� ��を加えることになると、位相比較器130にて� ��較される二つの信号に位相差が発生せず、� ��延器120各々が加える遅延量を制御できない� ��らである。

 このため、例えば、位相調整回路400と位� ��調整回路500とのいずれか一方は、他方の位� ��調整回路と比較して、同一の制御信号を受� ��付けた際に加える遅延量(位相制御量とも称 する)が2倍となる(分解能を2倍に悪化させる)� ��定を利用者によって行われる。

 なお、位相調整回路400と位相調整回路500� ��のいずれか一方にのみ利用者が設定する手� ��に限定されるものではなく、例えば、位相� ��整回路400と位相調整回路500とにそれぞれ異� ��る設定を行ってもよい。

 また、位相調整回路に設定を行わなけれ� ��ならないのは、同一の制御信号を位相調整� ��路400と位相調整回路500とが用いるからであ� ��。このため、位相調整回路400や位相調整回� ��500に設定を行う代わりに、位相調整回路400� ��位相調整回路500とが、それぞれ別個の制御� ��号を受信するようにしてもよい。

[実施例4の効果]
 実施例4によれば、位相調整回路400が調整遅 延信号を出力し、また、位相調整回路500が調 整信号を出力し、位相比較器130が、位相調整 回路400や位相調整回路500によって出力された 調整遅延信号と調整信号との位相差を比較す る。この結果、実施例4によれば、出力信号� �位相を微細に制御することが可能であり、� �らに、位相調整回路にて発生する誤差変動� �解消することが可能である。

 位相調整回路にて発生する誤差変動を解� ��することが可能である点についてさらに説� ��する。位相調整回路(実施例1や2では、PLL回� ��)には、外部環境の影響により発生する誤差 要因がある。なお、誤差変動とは、当該誤差 要因によって発生する誤差である。例えば、 位相調整回路としてPLL回路を用いた場合には 、定常位相誤差が発生する。なお、定常位相 誤差とは、PLL回路の入出力位相差が外部環境 の影響により変化することにより発生する誤 差要因である。外部環境とは、例えば、温度 や湿度が該当する。

 この結果、入力信号か遅延信号かのいず� ��か一方の位相を調整する手法では、位相比� ��器130にて比較される信号の内一方に誤差変� ��が含まれることになり、位相比較器130が、� ��較結果(位相差)として、誤差変動を含む値� �出すことになる。その後、DLL回路100では、� �差変動を含む比較結果を用いて、遅延器120� �々が加える遅延量を制御する。

 これに対して、実施例4によれば、位相調 整回路400や位相調整回路500は、位相比較器130 にて比較される信号の両方の位相を調整する ことになり、位相比較器130が、同一の誤差変 動を含む二つの信号について比較する。誤差 変動は、外部環境の影響により発生するもの であり、位相比較器130にて比較される信号各 々に含まれる誤差変動が同じ値となるからで ある。この結果、実施例4によれば、位相比� �器130は、誤差変動を含まない比較結果を出� �ことが可能である。言い換えると、実施例4� ��よれば、誤差変動による影響を解消した上� ��、出力信号の位相を微細に制御することが� ��能である。

 さて、これまで、実施例3や4では、最終� �の遅延器120から出力される遅延信号に、位� �調整回路400によって負荷が与えられていた� �そこで、実施例5では、すべての遅延器120に� ��して、位相調整回路400によって最終段の遅� ��器120から出力される遅延信号に与えられる� ��荷を等しく与える場合について説明する。

 すなわち、位相調整回路400は、最終段の� ��延器120から出力される遅延信号に対して、� ��定の負荷を与える。位相調整回路400から与� ��られる負荷は、最終段の遅延器120以外の遅� ��器120から出力される遅延信号に対しては、� ��えられない。このため、最終段の遅延器120� ��ら出力される遅延信号と、最終段の一つ前� ��遅延器120から出力される遅延信号との位相� ��が、その他の連続している二つの遅延器120� ��々から出力される遅延信号各々間の位相差� ��同一にならない。すなわち、以下では、遅� ��器120各々から出力される遅延信号各々間の� ��相差を同一にする場合について説明する。

 具体的には、図15に示すように、電圧制� �型遅延ライン110は、素子600をさらに備える� �ここで、素子600は、遅延器120各々から出力� �れる遅延信号各々に対して、位相調整回路40 0よって遅延信号に与えられる所定の負荷と� �様の負荷を与える。具体的には、素子600は� �遅延器120の内、位相調整回路400によって位� �を調整される遅延信号を位相比較器130に供� �する遅延器120以外の遅延器120各々から出力� �れる遅延信号各々に対して、負荷を与える� �なお、図15は、実施例5に係るLSIの構成の一� �を説明するための図である。

 これにより、実施例5に係るLSIによれば、 各遅延器120から出力される出力信号各々に対 して与えられる負荷を同一とすることができ 、出力信号間の位相差を均一にすることが可 能である。

 さて、これまで本発明の実施例について� ��明したが、本発明は上述した実施例に限定� ��れるものではなく、その他の実施例にて実� ��してもよい。そこで、以下では、その他の� ��施例について説明する。

[PLL回路における位相差比較手法]
 例えば、PLL回路において、PLL回路での位相� ��較手法(位相周波数比較器による二つの信号 の位相差を比較する手法)として、鋸波を用� �る手法について特に言及しなかったが、鋸� �を用いてもよい。具体的には、位相比較器� �して、出力電圧と位相差との関係が鋸波状� �なる位相比較器を用いてもよい。

 実施例1においては、図5に示すように、� �力電圧と位相差との関係が、±2πの位相傾斜 となる出力比較器130を用いて説明した。また 、実施例1における位相比較器130では、出力� �圧と位相差との関係が、+2π以上の領域や、- +2π以下の領域においては、一定の出力電圧� �示す。

 しかし、本発明は、出力電圧と位相差と� ��関係が、±2πの位相傾斜となる出力比較器13 0を用いる手法に限定されるものではない。� �えば、実施例3に係るLSIでは、出力電圧と位� ��差との関係が、±πの位相傾斜となり、出力 電圧と位相差との関係が、鋸波の形状となる 位相比較器を用いてもよい。これにより、実 施例3に係るLSIでは、バイアス制御部におけ� �電圧感度を、1/2とすることが可能である。

[位相調整回路]
 また、例えば、実施例1では、入力信号の位 相を調整する回路としてPLL回路200を用いる手 法について説明したが、本発明はこれに限定 されるものではなく、実施例3にて説明した� �相調整回路400や位相調整回路500を用いても� �い。例えば、PLL回路200の代わりにセレクタ� �路402を用いた位相調整回路400としてもよい� �

 また、位相調整回路400や位相調整回路500� ��しては、例えば、PLL回路200を用いてもよく� ��また、セレクタ回路402を用いてもよいが、P LL回路200を用いることにより、高周波成分の� ��ッタをキャンセルすることが可能である。� ��お、ジッタとは、信号の時間的なズレや揺� ��ぎを示す。

 すなわち、PLL回路200では、ローパスフィ� ��タ230が、特定の閾値よりも高い周波数信号� ��減衰させて遮断する。この結果、PLL回路200� ��の入力信号に高周波数成分のジッタが含ま� ��ている場合であっても、PLL回路200から出力� ��れる段階では、当該ジッタを軽減すること� ��可能である。

 また、PLL回路200は、遅延器120によって加� ��られる遅延量の内所定の最小量よりも微細� ��位相を調整することができ、セレクタ回路4 02を用いた場合よりも微細に出力信号の位相� ��調整することが可能である。

[バイアス制御部]
 また、例えば、実施例1では、図5を用いて� �抵抗ストリング型DACについて説明した。こ� �で、図16を用いて、さらに、抵抗ラダー型を 用いた例について説明する。なお、図16は、� ��抗ラダー型を用いた場合におけるバイアス� ��御部260を説明するための図である。

 図16に示す例では、バイアス制御部260は� �「2R」の抵抗各々に対応づけられるスイッチ を備え、当該スイッチが「ON」である場合に� ��、「2R」の抵抗が基準電圧Vrefと接続され、� ��該スイッチが「OFF」である場合には、「2R� �の抵抗がグラウンドと接続される。また、� �16に示す例は、バイアス制御部260は、スイッ チの「ON」「OFF」を決定する制御信号として� ��Nビットの信号を受信する。そして、図16に� ��す例では、バイアス制御部260は、1ビット目 の信号が「1」である場合には、「MSB」のス� �ッチを「ON」に設定し、また、3ビット目の� �号が「0」である場合には、「BIT3」のスイッ チを「OFF」に設定する。この結果、バイアス 制御部260では、Nビットの制御信号を用いて� �オペアンプの「+」入力にかける電圧を制御� ��る。

[実施例の組み合わせについて]
 実施例1では、PLL回路200が入力信号に与える 遅延量を決定する際に、外部から与えられる 制御信号を用いる手法について説明したが、 本発明はこれに限定されるものではない。例 えば、PLL回路200が入力信号に与える遅延量は 、固定であってもよい。

[システム構成]
 また、上記文書中や図面中で示した処理手� ��、制御手順、具体的名称、各種のデータや� ��ラメータを含む情報(図1、2、5、6、7、11、12 、14、15)については、特記する場合を除いて� ��意に変更することができる。