以下、図面を参照し、本発明の実施の形� ��を詳細に説明する。なお、これら図面では� ��理解を容易にするために、同様な構成要素� ��信号は、同様な符号で示している。図1は、 本発明の一実施形態のディスク装置のデータ 読出し回路部分の構成を示すもので、本発明 の第1の実施形態例のデジタルPLLの構成を、� �のデジタルPLLら同期信号を受信して再生デ� �タを復調するデータ復調器109と共に示して� �る。PLL回路100は、A/D変換器101、位相比較器10 2、デジタルループフィルタ103、D/A変換器104� �及び、VCO105を有する。入力信号であるRF信号 は、あらかじめ、図示しないアンチエリアシ ングフィルタにより、その帯域がA/D変換器101 のサンプリングクロックの半分以下になるよ うに帯域制限されている。PLL回路100に入力さ れたRF信号は、A/D変換器101により、デジタル� ��号に変換される。

 位相比較器102は、A/D変換器101から入力す� ��デジタル信号に基づいて、RF信号とVCO105が� �力する同期クロックとの位相誤差を生成す� �。位相比較器102が出力する位相誤差信号は� �乗算器106によってゲイン補正された後に、� �ジタルループフィルタ103に入力される。デ� �タルループフィルタ103は、入力信号に基づ� �て、チャネル周波数に比例したデジタル周� �数値を生成する。このデジタル周波数値は� �D/A変換器104によってアナログ周波数信号に� �換されて、VCO105に入力される。VCO105は、入� �するアナログ周波数信号に依存して、出力� �る同期クロックCLK1の周波数を制御する。

 PLL回路100では、VCO105が出力する同期クロ� ��クCLK1のタイミングで、A/D変換器101、位相比 較器102、デジタルループフィルタ103、及び、 D/A変換器104を動作させることで、位相同期ル ープを形成する。また、デジタルループフィ ルタ103が出力するデジタル周波数値は、乗算 器106に所定の係数Aが乗じられ、デジタル周� �数値にAを乗じた値を、別の乗算器106によっ� ��位相比較器102が出力する位相誤差に乗じて� ��デジタルループフィルタ103に入力する。乗� ��器106を用いて、位相比較器102の出力をゲイ� ��補正することで、チャネルクロックの周波� ��に比例して、PLL回路100のループゲインをシ� ��ムレスに変化させることができる。PLL回路1 00では、乗算器106を用いて、デジタルループ� ��ィルタ103の入力のゲインを調整する部分が� ��ループゲイン制御手段に相当する。

 なお、PLL回路100で、位相比較器102の出力� ��入力振幅に比例する構成の場合には、入力� ��幅に応じてループゲインが変化することに� ��る。これを防止するために、A/D変換器101と� ��位相比較器102との間に、AGC(Auto Gain Controlle r)を設け、AGCによって、位相比較器102に入力� ��れる信号の振幅が一定となるように制御す� ��構成を採用してもよい。或いは、A/D変換器1 01に入力されるアナログ信号に対してゲイン� ��整を行い、位相比較器102の入力の振幅が一� ��となるようにしてもよい。また、これらと� ��異なる構成により、全体のループゲインが� ��力振幅に依存して変化しないように制御し� ��もよい。

 図2は、位相比較器102の構成を示している 。位相比較器102は、A/D変換器101から入力する デジタル信号列に基づいて極性の変化タイミ ングを検出し、そのタイミングのデジタル信 号の振幅値から位相誤差を生成する。位相比 較器102に入力されたデジタル信号は、絶対値 算出器121にてその絶対値が演算される。ラッ チ回路(遅延器)122は、VCO105(図1)が出力する同� ��クロックに基づいて動作しており、絶対値� ��出器121が出力する絶対値を、同期クロック� ��1クロック分遅らせて出力する。

 比較器123は、絶対値算出器121から出力さ� ��る絶対値|Xi|と、ラッチ回路122が出力する1� �ロック前の絶対値|Xi-1|とを比較する。セレ� �タ124には、絶対値算出器121が出力する絶対� �|Xi|に乗算器125で「-1」をかけた値(-|Xi|)と、� ��ッチ回路122が出力する1クロック前の絶対値 |Xi-1|とが入力される。セレクタ124が出力する 値は、比較器123での比較結果に基づいて決定 され、セレクタ124は、|Xi|>|Xi-1|のときは|Xi- 1|を出力し、|Xi-1|>|Xi|のときは-|Xi|を出力す る。

 一方、ラッチ回路128には、位相比較器102� ��入力されたデジタル信号のうちの符号を表� ��ビットが入力される。ラッチ回路128は、同� ��クロックに基づいて動作しており、入力さ� ��た符号ビットを、1クロック分遅らせて出力 する。排他的論理和126には、現在のデジタル 信号の符号ビットと、ラッチ回路128を介して 入力する1クロック前の符号ビットとが入力� �れる。排他的論理和126は、現在の入力デジ� �ル信号の符号と1クロック前の入力デジタル� ��号の符号との排他的論理和により、符号が� ��転する時点、すなわち入力信号のエッジを� ��出する。排他的論理和126の出力は、ラッチ� ��路129のイネーブル信号ENとして用いられ、� �ッチ回路129は、イネーブル信号ENがHレベル� �のとき、つまり入力信号のエッジのタイミ� �グで、同期クロックCLK1に従って、セレクタ1 24の出力をラッチする。

 セレクタ124は、現在の時点と1クロック前 の時点で入力信号のサンプル値の振幅のうち の絶対値の小さいほうに対応したデータを出 力しており、ラッチ回路129は、エッジタイミ ングでセレクタ124の出力をラッチするため、 ラッチ回路129がラッチするデータは、エッジ の前後の入力信号のサンプル値の振幅のうち の絶対値の小さいほうに対応したデータとな る。入力信号にエッジ以外のタイミングでは 、入力デジタル信号に符号反転が生じないた め、排他的論理和126が出力する信号(イネー� �ル信号EN)の信号レベルはLレベルであり、ラ� ��チ回路129は、次のエッジでイネーブル信号E NがHレベルとなるまで、ラッチしたデータを� ��持する。位相比較器102は、ラッチ回路129の� ��力を、位相誤差として出力する。

 上記のように、エッジ以外のタイミング� ��ラッチ回路129により位相誤差を保持するの� ��、光ディスクの再生信号には様々な周波数� ��混在しており、通常のPLL回路で位相同期を� ��けると、位相比較頻度によってPLLのループ� ��性が変化するためである。位相誤差を、ラ� ��チ回路129にてホールドすることで、PLLのル� ��プ特性の変化を防ぐことができる。ただし� ��データ再生中に、ディフェクト等で入力信� ��が途絶えたときに、直前の位相誤差がその� ��ま長期間維持されると、VCO105の発振周波数� ��大きくずれ、入力信号が復帰した際に、同� ��に要する時間が長くなる可能性がある。こ� ��を防ぐために、カウンタ127を用いて、エッ� ��が検出される間隔を計測し、比較器130にて� ��ッジ間隔が所定のしきい値を超えたか否か� ��判定し、しきい値を超えたときには、ラッ� ��回路129にクリア信号を入力して、ラッチ回� ��129が保持するデータをクリアさせる。

 図3は、位相比較器102に2T長のマーク/スペ ースが連続した信号が入力されたときの出力 波形を示している。入力信号における黒丸は 、A/D変換のサンプリング点を表している。位 相比較器102は、サンプリングされた入力信号 列から、エッジ近傍の振幅値を符号補正して 出力する。同図に示すように、位相差が-πま でくると+πに戻るように検出レンジは±πと� �る。この構成の位相比較器102の位相差検出� �ンジは、±πとなるが、レンジを広げた位相� ��波数比較器構成にしてもよい。

 図4は、デジタルループフィルタ103の構成を 示している。デジタルループフィルタ103は、 加算器131と、クロック1周期分だけ出力を遅� �する遅延器(ラッチ回路)132と、乗算器133とで 構成される。z=exp(jωT)、Tはデジタル回路動作 周期とすると、図4に示す構成のデジタルル� �プフィルタ103の伝達関数F(z)は、
下記式で示すことができる。
 F(z)={K2Z-1/(1-Z-1)}+K1Z-1/{1-(1-K1)Z-1}   (5)
 上記式(5)において、第1項は積分器であり、 第2項は1次のローパスフィルタとなる。これ� ��、VCO105の積分特性が乗算されると、図9に示 す開ループ特性となる。第2項は、1次ローパ� ��フィルタではなく、単にK1としてもよいが� �その場合には、高域のノイズ圧縮効果が得� �れなくなる。デジタルループフィルタ103は� �デジタル回路であり、同期クロックごとに� �作するため、クロック周波数も周波数特性� �依存時、クロック周波数が2倍になれば、開� ��ープの周波数特性もω軸方向に2倍にシフト� ��ることになる。

 本実施形態では、位相比較器102は、A/D変� ��器101が出力するデジタル信号列からデジタ� ��信号の極性変化タイミングを検出し、その� ��イミングのデジタル信号振幅値に基づいて� ��位相誤差信号を生成する。デジタルループ� ��ィルタ103は、デジタルのループフィルタと� ��て構成され、VCO105が出力する同期クロック� ��動作するため、フィルタ単体の周波数特性� ��、出力クロック周波数に比例して変化する� ��このとき、VCO105が持つ積分特性は、発振周� ��数によって変化はしないが、デジタルルー� ��フィルタ103が出力するデジタル周波数値に� ��定の係数Aを乗じたものを位相比較器102の出 力に乗じてデジタルループフィルタ103に入力 し、ゲインを出力周波数に比例して変化させ ることで、PLLループ全体として、出力クロッ ク周波数に依存して線形にループ特性を制御 することができる。また、PLL回路100をデジタ ル回路で構成しているため、温度変化や経時 変化がなく、LSI化に適した回路規模が小さい PLLを実現できる。

 本実施形態のPLL回路100は、内外周で2.4倍� ��周波数差がある光ディスクのCAV再生のよう� ��、入力信号の周波数が数十[%]以上変化する� ��合に、有効であり、光ディスク以外のディ� ��ク装置にも有効である。また、CAV再生だけ� ��なく、CLV再生時のロングシーク時で、スピ� ��ドル回転数が静定する前からデータ再生が� ��要な場合にも有効である。PLL回路100は、本� ��施形態のように、デジタル再生信号からデ� ��タを識別するデータ復調器109を有するディ� ��ク装置(光ディスク装置)において、光ディ� �クや磁気ディスクのデータ再生用のPLLとし� �用いることができる。或いは、光ディスク� �ウォブル信号からクロック信号を生成し、� �れを逓倍して用いる際のPLLとして用いるこ� �ができる。

 図5は、本発明の第2実施形態のPLL回路の� �成を示している。本実施形態のPLL回路100aと� ��1実施形態のPLL回路100(図1)との相違点は3つ� �る。第1の相違点は、A/D変換器101と位相比較� ��102との間に補間器107が挿入されており、数� ��制御発振器(NCO)108により補間位相制御がさ� �る点である。第2の相違点は、A/D変換器101及� ��補間器107が、チャネルに同期していないク� ��ック信号sclkに基づいて動作する点である。 第3の相違点は、D/A変換器が省かれている点� �ある。本実施形態のPLL回路100aは、PLLを発振� ��を含めてデジタル化しており、VCOの経時変� ��や性能ばらつきもゼロにすることが可能で� ��る。

 位相比較器102、デジタルループフィルタ1 03、及び、乗算器106は、第1実施形態のPLL回路 100における構成と同様な構成である。A/D変換 器101、補間器107、及び、NCO108には、チャネル クロックよりも高い周波数のクロック信号scl kが入力される。クロック信号sclkの周波数は� ��例えばチャネル周波数よりも10%程度高い周� ��数に設定される。NCO108は、デジタルループ� ��ィルタ103が出力するデジタル周波数値に基� ��いて、クロック信号sclkから同期クロックを 生成する。また、同期クロックCLK1とクロッ� �信号sclkとの位相誤差を示す補間位相情報(φi )を生成する。

 A/D変換器101は、クロック信号sclkに基づい て動作し、入力信号をA/D変換する。A/D変換器 101の動作クロックであるクロック信号sclkの� �波数が、チャネル周波数よりも高いことに� �り、A/D変換器101は、オーバーサンプリング� �、A/D変換を行う。補間器107は、A/D変換器101� �らの入力データ列と、NCO108が生成する補間� �相情報φiとに基づいて、例えば線形補間を� �い、チャネルクロックでサンプリングした� �のと同等のリサンプリング信号を生成する� �

 図6は、NCO108の構成例を示している。加算 器191は、デジタルループフィルタ103が出力す るデジタル周波数値と、ラッチ回路193の出力 とを加算して出力する。加算器191が出力する データは、ラッチ回路193がNビットのバス幅� �、デジタル周波数値がNビット以下のバス幅� ��すると、N+1ビットのバス幅となる。加算器1 91の出力は、モジュロ演算器192と、コンパレ� ��タ195とに入力される。モジュロ演算器192は� ��加算器191の出力を2Nで割った余りを出力す� �。ラッチ回路193は、クロック信号sclkに同期� ��て動作しており、モジュロ演算器192が出力� ��る2Nで除算した余りを、1クロック分遅らせ� ��出力する。NCO108は、ラッチ回路193が出力す� ��値に、乗算器194によって固定係数Bを乗じた ものを、位相補間情報として出力する。この 補間位相情報φiは、のこぎり波状の信号とな り、デジタル周波数値に逆比例してのこぎり 波周期が変化する。

 一方、コンパレータ195は、加算器191の出� ��と2Nとを比較し、加算器191の出力が2N以上の とき、イネーブル信号(ENABLE)をHレベルとする 。このイネーブル信号は、例えばチャネル周 波数がクロック信号sclkの周波数に対して90%� �ときには、Duty比は90%となる。ゲーティング� ��ル196は、クロック信号sclkと、コンパレータ 195が出力するイネーブル信号とを入力し、イ ネーブル信号に基づいて、クロック信号sclk� �クロックパルスの出力制御を行う。より詳� �には、ゲーティングセル196は、イネーブル� �号のHレベル期間はクロック信号sclkのクロッ クパルスをそのまま出力し、イネーブル信号 のLレベル期間はクロック信号sclkのクロック� ��ルスの出力を行わない。ゲーティングセル1 96は、例えば、イネーブル信号のDuty比が90%で あれば、クロックパルスが10回中1回欠けたゲ ーティングクロックを生成し、これを同期ク ロックCLK1として出力する。

 図7は、PLL回路100aの各部の動作波形を示� �ている。入力信号は、2T長のマーク/スペー� �が連続した信号であり、このA/D変換器101が� �力する信号は、チャネルクロックよりも若� �高い固定周波数のクロック信号sclkでサンプ� ��ングされおり、この信号は、チャネル信号� ��は同期していない。NCO108が出力する位相補� ��情報φiは、のこぎり波状に変化し、ゲーテ� ��ングセル196(図6)に入力されるイネーブル信� ��ENABLEは、不連続のタイミングでLレベルとな る。補間器107は、A/D変換器101の出力信号を入 力信号(INTPin)とし、の連続する2つのサンプリ ング点での値と、補間位相情報とに基づいて 、同期クロックに同期した時点でのA/D変換器 101の出力信号の値を推定し、その値を出力信 号(INTPout)として、位相比較器102に出力する。 補間器107における補間関数は、回路規模と補 間精度とを勘案して決定する必要があるが、 通常は1次関数で問題ない。

 本実施形態においても、デジタルループ� ��ィルタ103が出力するデジタル周波数値を用� ��て、位相比較器102が出力する位相誤差のゲ� ��ンを調整する。このようにすることで、第1 実施形態のPLL回路と同様に、PLLループ全体と して、出力クロック周波数に依存して線形に ループ特性を制御することができる。また、 本実施形態では、PLLの発振器を含めてデジタ ル化しており、第1実施形態で得られる効果� �加えて、アナログ回路であるVCO105(図1)を用� �たときに問題となる経時変化や性能ばらつ� �を抑えることができる。

 以上、説明したように、上記各実施形態� ��のPLL回路では、アナログ信号をデジタル信� ��に変換するA/D変換器、アナログ信号と同期� ��ロックとの位相誤差を生成する位相比較器� ��位相誤差に基づいてデジタル周波数値を生� ��するループフィルタ、及び、デジタル周波� ��値に応じた周波数の同期クロックを生成す� ��発振器によって位相同期ループを構成し、� ��相比較器及びループフィルタを発振器が生� ��する同期クロックによって動作させる。ま� ��、ループゲイン制御手段により、ループフ� ��ルタが出力するデジタル周波数値に基づい� ��、ループフィルタに入力する位相誤差をゲ� ��ン補正する。本発明では、ループフィルタ� ��デジタル回路で構成し、ループフィルタを� ��振器が出力する同期クロックで動作させる� ��とで、フィルタ単体の周波数特性は、出力� ��ロック周波数に比例して変化する。また、� ��相同期ループ内に設けたループゲイン制御� ��段により、ループフィルタに入力する位相� ��差を、出力クロック周波数に比例して変化� ��せることで、PLLループ全体として、出力ク� ��ック周波数に依存して線形にループ特性が� ��御できる。また、PLL回路を、デジタル回路� ��構成しているため、温度変化や経時変化が� ��く、回路規模を小さくすることができる。

 また、上記実施形態例のディスク装置(光 ディスク装置)では、ループフィルタを、発� �器が出力する同期クロックに基づいて動作� �るデジタルループフィルタとして構成し、� �ープゲイン制御手段により、ループフィル� �が出力するデジタル周波数値に基づいて、� �ープフィルタに入力する位相誤差をゲイン� �正する。このようにすることで、位相同期� �ープループ全体として、出力クロック周波� �に依存して線形にループ特性が制御できる� �このため、CAV線速度の変化に合わせて、位� �同期ループのループゲインをシームレスに� �化させることができ、ディスク内周と外周� �て適切なループ特性を実現することで、CAV� �御時にも、安定的に情報の記録再生が可能� �ある。

 上記実施形態例で説明したように、本発� ��のPLL回路は、以下の構成の採用が可能であ� ��。

 前記デジタル位相比較器は、前記アナロ� ��信号のエッジ以外のタイミングでは、出力� ��、エッジタイミングで生成した位相誤差信� ��に保持する構成を採用できる。入力信号に� ��まざまな周波数が混在する場合には、通常� ��PLLで位相同期をかけると、位相比較頻度に� ��って、位相同期ループのループ特性が変化� ��る。アナログ信号のエッジタイミングで位� ��誤差を生成し、エッジ以外のタイミングで� ��、ラッチ回路によって、出力する位相誤差� ��号を、直前のエッジでの位相比較結果に保� ��することで、ループ特性の変化を防ぐこと� ��できる。

 前記デジタル位相比較器は、前記アナロ� ��信号のエッジが所定期間以上検出されない� ��きには、前記保持したエッジタイミングで� ��成した位相誤差信号をクリアする構成を採� ��することができる。入力信号が何らかの要� ��で途切れ、エッジが検出されない状態が長� ��続くときに、位相比較器が出力する位相誤� ��信号が直前のエッジでの位相比較結果に保� ��され続けると、直前のエッジでの位相誤差� ��長期間にわたって出力されることで、同期� ��ロックの周波数が入力信号の周波数から大� ��くずれることが考えられる。エッジが所定� ��期間以上検出されないときに、ラッチ回路� ��保持する位相誤差信号をクリアすることで� ��そのような問題を回避することができる。

 前記ループゲイン制御手段は、前記位相� ��較器が出力する位相誤差信号に、前記デジ� ��ルループフィルタが出力するデジタル周波� ��値に応じた値を乗算し、前記デジタルルー� ��フィルタに入力する乗算器を含む構成を採� ��できる。より詳細には、前記ループゲイン� ��御手段は、前記位相比較器が出力する位相� ��差信号に、前記デジタルループフィルタが� ��力するデジタル周波数値に所定の係数を乗� ��た値を乗算する構成を採用できる。

 前記A/D変換器が、前記同期クロックに同� ��して、前記アナログ信号を前記デジタル信� ��にA/D変換する構成を採用できる。また、本� ��明のPLL回路では、前記発振器が、前記デジ� ��ル周波数値をD/A変換したアナログ電圧値に� ��じた周波数で発振する電圧制御発振器とし� ��構成される構成を採用できる。

 前記A/D変換器が、前記同期クロックより� ��波数が高いクロック信号に同期して動作し� ��おり、前記A/D変換器が出力するデジタル信� ��に基づいて、前記同期クロックに同期した� ��記デジタル信号のサンプリング値を推定し� ��前記位相比較器に出力する補間器を更に備� ��る構成を採用できる。この場合、A/D変換器� ��、同期クロックよりも周波数が高いクロッ� ��信号に同期して動作することにより、オー� ��ーサンプリングで、入力アナログ信号をデ� ��タル信号に変換する。このA/D変換器が出力� ��る同期クロックに同期したタイミングでの� ��ジタル信号の値を推定することにより、位� ��比較器に、同期クロックに同期したタイミ� ��グでのアナログ信号のサンプリング値を入� ��することができる。

 前記発振器が、前記デジタル周波数値に� ��づいて、前記同期クロックよりの周波数が� ��いクロック信号から前記同期クロックを生� ��する数値制御発振器として構成され、前記� ��間器に、前記クロック信号と前記同期クロ� ��クとの位相差に関する補間位相情報を出力� ��る構成を採用できる。また、発振器をデジ� ��ル回路で構成することで、発振器の経時変� ��や性能ばらつきを抑えることができる。ま� ��、発振器にて、クロック信号と同期クロッ� ��との位相誤差に関する補間位相誤差情報を� ��成し、これを補間器に入力することで、補� ��器は、クロック信号と同期クロックとの位� ��誤差に関する補間位相誤差情報に基づいて� ��同期クロックに同期しないデジタル信号か� ��、同期クロックに同期したタイミングでの� ��力アナログ信号のサンプリング値を推定す� ��ことができる。

 前記補間器は、前記A/D変換器が出力する� ��ジタル信号の隣接する少なくとも2つのサン プリング点の値と、前記補間位相情報とに基 づいて、所定の補間関数により、前記同期ク ロックに同期した前記デジタル信号のサンプ リング値を推定する構成を採用できる。この 場合、例えば隣接する2つのサンプリング点� �デジタル信号からデジタル信号の変化の割� �(傾き)を求め、補間位相情報から、2つのサ� �プリング点からどのくらい離れた時点が同� �クロックに同期した時点となるかを推定し� �2つのサンプリング点からのずれに応じて、� ��期クロックに同期したタイミングでの入力� ��ナログ信号のサンプリング値を推定する構� ��とすることができる。

 本発明を特別に示し且つ例示的な実施形� ��を参照して説明したが、本発明は、その実� ��形態及びその変形に限定されるものではな� ��。当業者に明らかなように、本発明は、添� ��のクレームに規定される本発明の精神及び� ��囲を逸脱することなく、種々の変更が可能� ��ある。

 本出願は、2006年12月22日出願に係る日本� �許出願2006-345987号を基礎とし且つその優先権 を主張するものであり、引用によってその開 示の内容の全てを本出願の明細書中に加入す る。