以下、本発明の実施の形態を図面に基づい� ��詳細に説明する。なお、実施の形態を説明� ��るための全図において、同一の機能を有す� ��部材には同一の符号を付し、その繰り返し� ��説明は省略する。また、本願におけるGe、Sb およびTeからなる3元系カルコゲナイドの組成 式はGe _x Sb _y Te _z であり、その組成比x、y、zが任意の場合は省 略してGeSbTeと示す場合がある。また、4元系� �よびそれ以上の系のカルコゲナイドについ� �も同様とし、例えば、Ge、Sb、TeおよびInから なる4元系カルコゲナイドの組成式はIn _w Ge _x Sb _y Te _z であり、その組成比x、y、z、wが任意の場合� �省略してInGeSbTeと示す場合がある。

 図1~図15を用いて、本実施の形態による相 変化メモリの製造方法を工程順に説明する。 まず、図1に示すように、面方位(100)の単結晶 シリコンからなるp型の半導体基板(以下、基� ��という)1を用意する。基板1としては、単結� ��シリコン基板の他、例えばSOI(Silicon On Insul ator)基板、単結晶Ge基板、GOI(Ge On Insulator)基� ��、結晶に歪み応力を加えた歪みシリコン基� ��などを用いても差し支えない。

 次に、窒化シリコン膜をマスクとして用� ��たドライエッチングによって基板1に開口を 形成した後、この開口内に酸化シリコン膜を 埋め込む。続いて、CMP(Chemical Mechanical Polishi ng)法によって基板1の表面を平坦化し、素子� �離溝2を形成することにより、トランジスタ� ��形成される活性領域を画定する。

 次に、基板濃度調整用のイオン注入と引� ��延ばし熱処理、およびしきい値電圧調整用� ��イオン注入と活性化熱処理を行う。続いて� ��基板1の表面を希釈フッ酸水溶液によって洗 浄した後、熱酸化処理を行うことにより、基 板1の表面に膜厚3nm程度の酸化シリコン膜か� �なるゲート絶縁膜3を形成する。ゲート絶縁� ��3としては、酸化シリコン膜以外の絶縁膜、 例えば表面付近を窒化処理した酸窒化シリコ ン膜(SiON膜)や種々の金属を酸化または窒化処 理したhigh-k膜、あるいはこれらの積層膜など を用いても差し支えない。

 次に、図2に示すように、ゲート絶縁膜3� �にCVD(Chemical Vapor Deposition)法で多結晶シリコ ン膜4nを堆積した後、多結晶シリコン膜4n上� �CVD法で酸化シリコン膜からなるキャップ絶� �膜5を堆積する。多結晶シリコン膜4nには、� �の導電型をn型にするために、成膜中にリン� ��たはヒ素を導入する。多結晶シリコン膜4n� �、ゲート電極材料となるものであるが、多� �晶シリコン膜4n以外のゲート電極材料、例え ばシリサイド膜や金属膜などを用いても差し 支えない。

 次に、図3に示すように、フォトレジスト膜 をマスクに用いたドライエッチングでキャッ プ絶縁膜5と多結晶シリコン膜4nとをパターニ ングしてゲート電極4を形成し、続いて、基� �1にリンまたはヒ素をイオン注入してn ^- 型拡散層6を形成する。

 次に、図4に示すように、基板1上にCVD法で� �積した窒化シリコン膜を異方性エッチング� �てゲート電極4の側壁にサイドウォールスペ� ��サ7を形成し、続いて、基板1にヒ素をイオ� �注入した後、活性化熱処理を行うことによ� �、ソース、ドレインを構成するn ⁺ 拡散層8を形成する。ここまでの工程により� �nチャネル型のメモリセル選択用MISFETが完成� ��る。

 なお、上記ゲート電極4は、ダミーゲート プロセスによって形成することもできる。ダ ミーゲートプロセスでは、まずゲート絶縁膜 上に堆積したダミーゲート用の導電膜(多結� �シリコン膜など)を加工してダミーゲート電� ��を形成し、続いてソースおよびドレインを� ��成した後、ゲート絶縁膜およびダミーゲー� ��電極を除去する。次に、ゲート絶縁膜を再� ��形成し、続いてその上部にゲート用の導電� ��(金属膜など)を堆積した後、この導電膜を� �工してゲート電極を形成する。ダミーゲー� �プロセスを用いた場合は、結晶化温度の低� �high-k材料を用いてゲート絶縁膜を形成する� �ともできる。

 次に、図5に示すように、基板1上にCVD法で� �化シリコン膜からなる層間絶縁膜10を堆積し 、続いてその表面をCMP法で平坦化した後、n ⁺ 拡散層8(ソース、ドレイン)の上部の層間絶縁 膜10にコンタクトホール11を形成し、コンタ� �トホール11の内部にプラグ12を形成する。プ� ��グ12は、次の工程で層間絶縁膜10上に形成す る記憶層と下層のメモリセル選択用MISFETとを 電気的に接続する役割をするもので、例えば TiN(窒化チタン)膜とW(タングステン)膜との積� ��膜で構成する。

 次に、図6に示すように、層間絶縁膜10の上� ��に、第1層目の配線13を形成する。配線13は� �例えば層間絶縁膜10の上部にスパッタリング 法でW膜を堆積した後、フォトレジスト膜を� �スクにしたドライエッチングでこのW膜をパ� ��ーニングすることによって形成する。配線1 3は、コンタクトホール11の内部のプラグ12を� ��してn ⁺ 拡散層8と電気的に接続される。

 次に、図7に示すように、基板1上にCVD法� �酸化シリコン膜からなる層間絶縁膜14を堆積 し、続いてその表面をCMP法で平坦化した後、 前記コンタクトホール11およびプラグ12を形� �した方法と同様の方法により、配線13の上部 の層間絶縁膜14にスルーホール15およびプラ� �16を形成する。

 次に、Ta金属ターゲットを用いてアルゴン� �囲気中でスパッタリングすることによって� �基板1(ウエハ)の表面にTa(タンタル)膜18aを形� ��する(図8)。次に、Ta膜18aをラジカル酸化す� �ことによって、酸化タンタル(Ta ₂ O ₅ )膜からなる界面層18を形成する(図9)。界面層 18は、層間絶縁膜14とその上部に形成する記� �層材料(カルコゲナイド膜19a)との剥離を防止 する接着層としての役割と、情報の書き換え 時にジュール熱が記憶層からプラグ16に逃げ� ��のを抑制する熱抵抗層としての役割を兼ね� ��いる。界面層18の材料は、酸化タンタルに� �らず、酸化チタン、酸化ジルコニウム、酸� �ハフニウム、酸化ニオブ、酸化クロム、酸� �コバルト、酸化ニッケル、などを用いても� �い。なお、図8~図14では、図面を見易くする� ��めに、配線13よりも下層の部分の図示を省� �している。

 次に、InGeSbTeを記憶層に用いる場合、母材� �GeSbTeのその場結晶化温度と、InGeSbTeのその場 結晶化温度との間に基板1の温度を保った状� �で、例えばInを20原子%添加したGeSbTeターゲッ トを用いてアルゴン雰囲気中でスパッタリン グすることによって、界面層18上に膜厚が50nm 程度のカルコゲナイド膜19aを形成する(図10)� �スパッタリング条件にも依存するが、母材� �Ge ₂ Te ₂ Sb ₅ とした場合のその場結晶化温度は100℃程度で あり、InGeSbTeをIn ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ とした場合のその結晶化温度は240℃程度であ るので、基板1の温度を例えば180℃としてカ� �コゲナイド19aを形成する。なお、その場結� �化とは、膜形成中に結晶化することをいう� �

 Inを20原子%添加したGeSbTeターゲットを用い� �スパッタリングの場合、カルコゲナイド膜19 aはInの濃度が20原子%のInGeSbTe(In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ )となる。なお、カルコゲナイド膜19aからな� �記憶層の相変化温度を調整するために、例� �ば、アルゴンと共に酸素(O)や窒素(N)などの� �囲気でスパッタリングすることが考えられ� �。また、種々のターゲットを用いた同時ス� �ッタリングによってカルコゲナイド膜19aを� �成しても良い。

 また、本実施の形態では、カルコゲナイド� ��19a中のInの濃度が20原子%とするが、10原子%� �上であれば良い。この点について図16を参照 して以下に説明する。図16はリテンション時� ��のIn添加量の依存性を示す説明図である。� �お、リテンション時間とは、非晶質状態の� �ルコゲナイド材料を一定温度に保持し、抵� �が半減するまでの時間である。また、図中� �GSTはGe ₂ Sb ₂ Te ₅ を示す。

 図16に示すように、In添加量を増やせばリ テンション時間が長くなることがわかる。180 ℃で1時間の熱負荷でもデータが消去されな� �ようにするためには、Inを10%以上添加しなけ ればならない。このことからカルコゲナイド 膜19aは、Inの濃度が10原子%以上であればよい� ��Inの濃度が10原子%のカルコゲナイド膜19aを� �成する場合、例えば、Inを10原子%添加したGeS bTeターゲットを用いてアルゴン雰囲気中でス パッタリングすることによって形成すること ができる。

 また、本実施の形態では、カルコゲナイ� ��膜19aの成膜方法としてスパッタリング法を� ��いている。カルコゲナイド膜19aを形成する� ��の方法として、CVD法、ゾル・ゲル法を用い� ��ことができる。CVD法の場合は、原料が十分� ��分解されるように基板の温度を高くしなけ� ��ばならないので、本発明のように、基板温� ��を、母材となるカルコゲナイド膜の結晶化� ��度より高く、添加元素を含むカルコゲナイ� ��膜の結晶化温度より低い温度に制御するこ� ��は困難であると考えられる。また、ゾル・� ��ル法は形成する膜厚の制御が困難であると� ��えられる。一方、スパッタリング法の場合� ��、基板温度を任意に選択することが可能で� ��るため、本発明の実施にはスパッタリング� ��を用いるのが望ましい。

 続いて、Wターゲットを用いてアルゴン雰 囲気中でスパッタリングすることによって、 カルコゲナイド膜19a上にW膜20aを堆積する(図1 1)。

 次に、図12に示すように、W膜20aの上にCVD� ��で酸化シリコン膜を堆積した後、フォトレ� ��スト膜をマスクにしたドライエッチングで� ��の酸化シリコン膜をパターニングすること� ��より、ハードマスク21を形成する。続いて� �図13に示すように、ハードマスク21をマスク� ��したドライエッチングでW膜20aをパターニン グすることにより、上部電極20を形成する。

 次に、ハードマスク21を除去した後、図14 に示すように、上部電極20をマスクにしたド� ��イエッチングでカルコゲナイド膜19aをパタ� ��ニングし、続いてカルコゲナイド膜19aの下� ��の界面層18をパターニングする。ここまで� �工程により、層間絶縁膜14の上部にカルコゲ ナイド膜19aからなる記憶層19が形成される。� ��の記憶層19は、相変化に伴う電気抵抗値の� �によって情報を記憶するものである。

 次に、図15に示すように、上部電極20の上 部にCVD法で酸化シリコン膜からなる層間絶縁 膜22を堆積し、続いてその表面をCMP法で平坦� ��した後、前記スルーホール15およびプラグ16 を形成した方法と同様の方法により、上部電 極20の上部の層間絶縁膜22にスルーホール23お よびプラグ24を形成する。次に、前記第1層目 の配線13を形成した方法と同様の方法により� ��層間絶縁膜22の上に第2層目の配線25を形成� �る。配線25は、スルーホール23の内部のプラ� ��24を介して上部電極20と電気的に接続される 。

 以上の工程により、相変化メモリ(半導体 記憶装置)が略完成する。その製造工程中の� �間絶縁膜22、プラグ24および配線25を形成す� �工程では、300℃以上の熱処理が必要となる� �しかしながら、カルコゲナイド膜19aを形成� �る工程において、母材のGeSbTeのその場結晶� �温度と、InGeSbTeのその場結晶化温度との間に 基板1の温度を保った状態で、カルコゲナイ� �膜19aを形成することによって、相変化メモ� �の製造工程中にInGeSbTe膜が相分離する不具合 を抑制できるため、電気的特性の均一性の高 い相変化メモリが得られる。この点について 以下に詳説する。

 まず、本実施の形態のカルコゲナイド膜19a� ��成膜工程において、望ましい基板温度につ� ��て説明する。基板温度を変化させてIn ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を堆積し、300℃の後熱処理を行った。シー ト抵抗の標準偏差を比較したグラフを図17に� ��す。基板温度が100℃以下及び240℃以上では� ��準偏差が大きい、すなわち、ばらつきが大� ��いことがわかる。

 基板温度が100℃以下で、ばらつきが大きく� ��る原因は以下のように説明できる。GeSbTeにI nが添加されてなるIn ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜は、その母材であるGe ₂ Sb ₂ Te ₅ 膜の結晶化温度が約100℃であるため、In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を100℃より高い基板温度で形成すれば膜中 に結晶核が生成する。その結果、In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜は高品質な非晶質となり、抵抗のばらつき が小さくなる。一方、In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を100℃以下の基板温度で形成すると膜中の 欠陥が多くなり、抵抗のばらつきが大きくな る。

 ここで、母材となるGeSbTeの結晶化温度はそ� ��組成によって変化する。例えば、非特許文� ��(Journal of Applied Physics, Vol.69, pp.2849~2856 (1 991年).)によると、GeSb ₄ Te ₇ の結晶化温度は117℃、GeSb ₂ Te ₄ は135℃、Ge ₂ Sb ₂ Te ₅ は143℃である。ただし、結晶化温度は圧力や 時間に依存するため、構造や雰囲気によって 多少変化する。また、上記の結晶化温度は、 後熱処理によって非晶質状態から結晶状態に 変化する温度であり、本発明の結晶化温度と は、成膜中にその場結晶化する温度を指す。 通常、その場結晶化温度は、後熱処理による 結晶化温度よりも40~50℃程度低いことから、� ��えば、GeSb ₄ Te ₇ の結晶化温度は70℃程度、GeSb ₂ Te ₄ は90℃程度、Ge ₂ Sb ₂ Te ₅ は100℃程度と考えてよい。

 基板温度が240℃以上で、ばらつきが大きく� ��る原因は以下のように説明できる。In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜の結晶化温度は約240℃であるため、In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を240℃より高い基板温度で形成すればその 場結晶化する。この場合、In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜は安定組成ではないため、結晶化に伴って 原子はエネルギー的により安定な構造を取ろ うと表面を移動する結果、膜中に局所的な組 成のばらつきが生じる。本発明者らは、後熱 処理後にIn ₂ Te ₃ が相分離していることを確認した。相分離が 発生すると、抵抗のばらつきが大きくなる。

 ここで、相分離は以下の方法で確認した。� ��リコン基板上に膜厚が100nm程度の酸化シリ� �ン膜を形成し、スパッタリング法を用いてIn ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を240℃の基板温度で堆積した。窒素雰囲気 中300℃で30分間の後熱処理を施し、X線回折法 を用いて結晶構造を分析したところ、FCC(Face� �Centered Cubic)構造に結晶化したInGeSbTeに起因� �る回折線に加えて、In ₂ Te ₃ に起因する回折線が出現していることを確認 した。これは、In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜が熱処理によって相分離したことを示す。 一方、基板温度が180℃で堆積したIn ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜の場合は、300℃熱処理後にFCC構造のInGeSbTe� ��起因する回折線は確認できるが、In ₂ Te ₃ に起因する回折線は観察されなかった。これ は、堆積時の基板温度を制御することによっ て相分離を抑制できたことを示す。

 まとめると、本実施の形態では、母材のG eSbTeにInが添加されてなるInGeSbTeを形成する時 の基板温度を、母材のGeSbTeの結晶化温度より 高く、InGeSbTeの結晶化温度より低い温度に制� ��している。図18は、その場結晶化温度のIn添 加量依存性を示す。図18に示すように、In添� �量を増やすと結晶化温度は高くなることが� �かる。成膜時の基板温度を、母材となるGeSbT e膜の結晶化温度より高く、Inが添加されたGeS bTe膜の結晶化温度より低い温度に制御すると いうことは、すなわち、図18の矢印で示した� ��囲内に制御することである。例えば、Inの� �加量が20原子%であれば、基板温度を100℃か� �240℃の範囲内で制御すればよい。

 図19は基板温度を変化させて堆積したIn ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を用いた相変化メモリのリセット電圧の分 布を比較した結果であり、(a)~(c)はそれぞれ50 ℃、180℃、および240℃の基板温度で堆積した In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を用いた相変化メモリのリセット電圧の分 布図である。リセット電圧とは、In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を非晶質化(高抵抗化)させるのに必要な電� ��である。図19のグラフは確率分布になって� �り、傾きが小さいほどばらつきが大きいこ� �を示す。基板温度が180℃では、50℃と240℃の 場合に比べてリセット電圧のばらつきが小さ いことがわかる。この理由は、In ₂₀ Ge ₁₅ Sb ₁₀ Te ₅₅ 膜を180℃で形成すると、図17で示したように� ��結晶状態の抵抗のばらつきが小さいため、� ��セットに必要な電圧のばらつきが小さくな� ��結果と考えられる。

 このように、本実施の形態では、カルコ� ��ナイド膜19aをスパッタリング法で堆積する� ��に、基板温度を適切に制御することによっ� ��高品質な非晶質InGeSbTe膜が形成されるので� �堆積後の相変化メモリの製造工程中にInGeSbTe 膜の相分離を抑制することができ、電気的特 性の均一性の高い相変化メモリが得られる。

 これにより、耐熱性の高いカルコゲナイ� ��膜19aからなる記憶層19を備え、高温環境下� �おいても優れたデータ保持特性を発揮する� �変化メモリを歩留まり良く製造することが� �きる。

 以上、本発明者によってなされた発明を� ��施の形態に基づき具体的に説明したが、本� ��明は前記実施の形態に限定されるものでは� ��く、その要旨を逸脱しない範囲で種々変更� ��能であることはいうまでもない。

 前記実施の形態では、1種類の添加元素(In )を用いたが、複数の添加元素を用いた場合� �も、GeSbTeとの間で安定組成ではない組成で� �れば同様の課題が生じるため、本発明の技� �を適用することができる。例えば、3族から1 3族の元素の群(望ましくは9族から13族の元素� ��群)の中から選ばれた2種類以上の元素を添� �したカルコゲナイド膜に対して適用しても� �いし、3族から13族の元素の群(望ましくは9族 から13族の元素の群)の中から選ばれた1種類� �上の元素に加えて酸素や窒素を添加したカ� �コゲナイド膜に対して適用してもよい。

 例えば、3族から13族の元素の群の中から� ��ばれた少なくとも1種類以上の元素を用いた 場合において、MGeSbTe(Mは添加元素)は安定組� �ではないため、配線工程中の熱によって添� �元素(M)を含む結晶が相分離する場合がある� �このため、記憶層にMGeSbTeを適用する場合、G eSbTeがその場結晶化する温度と、MGeSbTeがその 場結晶化する温度との間に半導体基板の温度 を保った状態で、MGeSbTe膜を形成する本発明� �技術を適用することによって、前記実施の� �態で説明した同様の効果を得ることができ� �。

 また、9族から13族の元素の群の中から選� ��れた少なくとも1種類以上の添加元素、例え ばIn(インジウム)、Zn(亜鉛)、Co(コバルト)およ びAg(銀)は、母材となるGeSbTeのGe、Sb、Teとイ� �ン半径が近いため、GeSbTeと混ざりやすい。� �のため、9族から13族の元素の群の中から選� �れた少なくとも1種類以上の元素が添加され� ��カルコゲナイド膜は記憶層に適用し易い。

 例えば、母材のGeSbTeにZnを添加した場合� �、Inを添加した前記実施の形態と同様の効果 を得ることができる。図20は、非晶質状態か� ��昇温したZnGeSbTe膜の電気伝導率の温度依存� �をGeSbTeと比較して示す。図20に示すように、 GeSbTe膜にZnを添加すると、結晶化温度(電気伝 導率が急激に増大する温度)は約100℃向上す� �ことがわかる。すなわち、記憶層を構成す� �ZnGeSbTe膜を形成する際に、その母材のGeSbTeの その場結晶化温度と、ZnGeSbTeのその場結晶化� ��度との間に半導体基板温度が保たれた状態� ��あれば、抵抗のばらつきを抑制することが� ��きる。

 また、前記実施の形態では、母材のGeSbTe� ��その場結晶化する100℃と、InGeSbTeがその場� �晶化する240℃との間に半導体基板の温度を� �った状態でInGeSbTe膜を形成したが、基板温度 の範囲は、これに限ったものではない。すな わち、MGeSbTe膜(Mは添加元素)を用いる際に、� �の母材となるGeSbTeのその場結晶化温度(Ge、Sb 、Teの組成によって異なる)より高く、MGeSbTe� �その場結晶化温度(添加元素や組成によって� ��なる)より低い温度であればよい。