本发明属于 CMOS超大规模集成电路（ULSI)制造技术领域， 特别涉及一种硅纳米线场 效应晶体管（ Silicon Nanowire Metal-Oxide-Silicon Field Effect Transistor, SNW MOSFET)六边 形可编程阵列 （Hexagonal Programmable Array)及其制备方法。 背景技术

半导体器件是制造电子产品的重要元件。 半导体器件的更新换代推进了半导体技术的发 展和半导体工业的进步， 特别是对中央处理器 CPU和存储器的性能提升。 从上世纪末开始， 芯片制造工艺发展十分迅速， 先后从微米级别， 一直发展到今天小于 32nm的技术。

随着器件特征尺寸进入 45纳米或更小，传统平面管器件的栅控能力逐� ��减小，器件特性 衰退， 饱受短沟道效应的影响。 在传统器件设计中栅氧厚度至多为几纳米甚至 小于一纳米， 如此薄的栅氧厚度会带来严重的栅泄漏电流， 从而恶化器件的性能， 可靠性以及大幅度增加 器件的功耗； 同时， 如果通过工艺技术减小结深， 不仅会给工艺实现方面带来巨大的挑战， 另一方面， 由于在器件制备的整个过程中， 将不可避免的经历许多热过程， 为制造浅结带来 很多的困难。

为了解决上述一系列问题， 器件设计者提出了多栅器件结构例如双栅， 三栅和围栅器件 来提高器件的栅控能力。 在众多器件结构中， 围栅结构具有最强的栅控能力， 因为整个沟道 被栅包围， 当沟道长度缩小到纳米尺度时， 围栅结构中的纳米线结构成为最有潜力的器件 结 构， 因为这种围栅结构有利于器件迁移率和可靠性 的提高， 因此纳米线器件成为在场效应晶 体管特征尺寸缩小到纳米尺度条件下的最为理 想的器件结构。

同时， 摩尔定律指出： 集成电路上可容纳的晶体管数目， 每隔 18个月增加一倍， 集成电 路的性能也将提升一倍。 随着半导体器件的特征尺寸不断减小， 制约摩尔定律的主要因素从 器件工作区的大小进而转向诸如源漏面积、 引线等其他方面。 在传统纳米线制造工艺中， 源 区（source)漏区（drain)会占有相当大的面积，� �们等效为器件栅控有效沟道工作区（channel) 的两倍大小。 这无疑成为制约集成电路集成度进一歩提高的 一个非常重要因素。 因此如何节 约此部分面积，优化硅纳米线器件版图设计， 己经成为当前高密度集成电路设计的重要课题 。 发明内容

本发明实施例的目的是弥补现有技术的空白， 针对传统工艺， 提供一种基于纳米线晶体 管制造的优化方案， 形成六边形可编程阵列， 大幅度提高纳米线器件集成度， 方便编程使用， 实现超大规模， 超高集成度的数字 /模拟和数模混合电路。

本发明实施例的技术方案如下：

一种基于硅纳米线场效应晶体管的六边形可编 程阵列 （如图 1所示）， 包括纳米线器件、 纳米线器件连接区和栅连接区， 纳米线器件以六边形排列构成一编程单元， 相邻编程单元之 间共用一个公共的纳米线器件， 每个编程单元的中间部分为镂空区， 所述纳米线器件 （见图 2 )为硅纳米线场效应晶体管六边形可编程阵列� �核心部分， 呈圆柱形结构。纳米线器件包括 硅纳米线沟道、 栅介质层、 栅区。 栅介质层包裹硅纳米线沟道， 栅区包裹栅介质层。 硅纳米 线沟道、 栅介质层、 栅区的长度取值一致， 范围是 5纳米〜 1微米。

所述硅纳米线沟道半径取值范围是 3 纳米〜 100 纳米。 硅纳米线沟道的掺杂浓度小于

10 ¹⁵ cm— ³ ， 不掺杂或等效为不掺杂。

所述栅介质层厚度取值范围是 0. 5纳米〜 10纳米。

所述栅区厚度取值范围是 10纳米〜 500纳米。

纳米线器件与纳米线器件连接区相连接， 每个硅纳米线连接区连接 3个纳米线器件， 为 高密度、 多纳米线器件互联提供了基础。 由于纳米线器件连接区位于纳米线器件两侧。 纳米 线器件连接区可同时作为此纳米线器件的源或 漏， 具体源漏的定义使用者自己定义。 同时纳 米线器件连接区下面存在一个硅支架， 支撑整个纳米线器件网络。 纳米线器件连接区尺寸依 纳米线沟道尺寸 /工艺条件取值， 其尺寸比例如图 1， 2所示。 对于 CMOS工艺， 同时具有 N型和 P型纳米线器件的电路结构来讲， 纳米线器件连接区掺杂浓度小于 10 ¹⁵ cm— ³ ， 不掺杂或等效为 不掺杂。 对于单独的匪 OS工艺或 PMOS工艺， 全部器件为同种类型， 可对纳米线器件连接区进 行高浓度掺杂， 掺杂浓度为 10 ¹⁸ 〜10 ² °cm_ ³ 。

栅连接区为纳米线器件的栅区提供连接， 使多根纳米线器件可以形成共栅结构。

本发明实施例硅纳米线场效应晶体管六边形可 编程阵列是基于原有纳米线制作技术。 在 CMOS工艺下， 具体包括以下步骤：

( 1 ) 选取初始浓度很低的硅片 （掺杂浓度小于 10 ¹⁵ cm— ³ )， 利用硬掩模定义硅片镂空区；

( 2 ) 去掉（1 ) 中硬掩模， 进行氧化减薄纳米线硅条， 形成悬浮的硅纳米线网络； 交错的掩 模版形成的纳米线器件连接区较纳米线沟道粗 ， 在氧化减薄这个工艺步骤中， 纳米线 可以实现悬空，而纳米线器件连接区并没有悬 空， 它下面存在硅支架同支撑整个网络。 ( 3 ) 湿法腐蚀掉形成的二氧化硅， 进行热氧化形成一层致密二氧化硅栅介质；

( 4 ) 利用另两片硬掩模分别对 N型栅和 P型栅连接进行定义； 这里用户自定义， 可编程控 制；

( 5 ) 淀积材料， 制作栅连接区；

( 6 ) 利用另一块掩模版定义一些隔断图形， 用作隔断一些不需要连接的部分； 利用刻蚀技 术使这些连接部分断开； 可编程控制； （此步骤可选， 如无需隔断则略去此步骤）

( 7 ) 最后进入常规 CMOS后道工序。

在匪 OS或 PM0S工艺下， 需作出以下修改：

步骤 （4) 中用一块栅掩模版即可。

步骤 （5 ) 中制作栅连接区后， 要额外增加一块掩模版， 对六边形可编程阵列区域进行高 浓度掺杂， 掺杂浓度为 10 ¹⁸ 〜10 ² °cm— ³ 。 之后快速热退火（RTA) ， 将杂志驱入纳米线器件连接 区和其他作为互联线用的纳米线沟道。

这里需注意， 对于 CMOS工艺和 N/PM0S工艺来讲， 前者中作为互联的纳米线沟道需要制 作栅控制， 达到等效于 "传输门" 的目的， 而后者中的互联作用沟道不需要栅控制， 仅注入 高浓度杂志即可。 因此 CMOS工艺和 N/PM0S工艺的 （4 ) 步骤可能有不同。

与现有技术相比， 本发明实施例的作用是- 硅纳米线场效应晶体管六边形可编程阵列适合 应用于高速高集成度的数字 /模拟电路， 和 数模混合电路。 由于其略去了传统纳米线器件的大块源漏接触 ， 十分节省面积。 与传统平面 管可编程门阵列 FPGA比较， 在达到抑制短沟效应的同时， 也节省了相当大的面积， 可以达到 超高集成度。 同时， 六边形纳米线互联网络结构每个互联节点 （纳米线器件连接区） 连接三 个器件沟道，每个单元最远的两个节点间存在 3个器件， 因此可实现复杂控制互联控制逻辑， 这是传统形式的阵列所不能提供的。 附图说明

图 1是本发明实施例中介绍的硅纳米线场效应晶� �管六边形可编程阵列的俯视面示意图。 图中：

1-纳米线器件的抽象棍棒式示意图， 2-硅片镂空区， 3-纳米线器件连接区， 4-栅连接区

(图中为两种栅， 可为两种材料构成， 实现 NM0S和 PM0S ) ， 5-硅片， 6-隔断。

图 2是左侧为单个纳米线器件示意图， 图中： 因为较多， 以下我的改动不加修订标记了。 7-纳米线器件连接区， 8-硅片镂空区， 9-纳米线器件的栅区。

图 2是右侧为单个纳米线器件剖面示意图， 图中：

10-硅纳米线沟道， 11-栅介质层， 12-栅区。

图 3为第一次硬掩模， 掩模版为圆形或方形。 （图中以圆形为例， 如为方形， 利用曝光的 临界效应， 也可以将图形曝圆）。 图 3中：

13-圆形掩模版， 14-硅片。

图 4为曝光后刻蚀出圆形图形， 并且氧化减薄纳米线硅条， 使之悬空， 同时使之剖面形 成如图 2右侧图中的圆形。 图 4中：

15-硅片镂空区， 16-纳米线沟道， 17-硅片。

图 5为在高温热氧化形成栅介质层后， 淀积形成栅连接区。 覆盖在纳米线沟道上的部分 为栅区。 在这之后可以定义隔断， 隔断某些不想要的连接。

18-栅连接区， 19-隔断。以下改动用修订。 图 6为利用两个基本六边形单元制作 4管 CMOS 与非门的示意图：

20-N型纳米线器件， 21-P型纳米线器件， 22-常开管用做互联， 23-被隔断的纳米线， 24-N 型纳米线器件的栅， 25-P 型纳米线器件的栅， 26-常开管的栅 （等效为传输们）， 27-输入信 号 A， 28-输入信号 B， 29-常开管输入 （VDD或 GND， 视常开管类型而定）。

图 7为 CMOS与非门电路图， 对应图 6中各种器件和信号：

30-N型纳米线器件， 31-P型纳米线器件， 32-输入信号 A， 33-输入信号 B， 34-节点 0 GND, 35-节点 1， 36-节点 2 输出， 37-节点 3 VDD。 具体实施方式

下面结合附图和具体实施方式对本发明实施例 作进一步详细描述：

图 1 为本发明实施例中介绍的硅纳米线场效应晶体 管六边形可编程阵列的俯视面示意 图。 其结构与一般的常规纳米线场效应晶体管区别 在于- 首先纳米线器件结构有所变化， 传统的纳米线器件大体包括： 纳米线沟道， 栅区， 源区 和漏区。 为了打通孔制作互联引线， 传统纳米线器件的源区和漏区占用非常大的面 积， 本专 利所介绍的六边形阵列中的纳米线器件， 完全抛弃传统源漏， 用面积很小且可作为互联节点 的纳米线器件连接区替代， 这样极大地减小了纳米线器件沟道与沟道之间 冗余面积。 对于相 同功能的电路结构， 其核心面积节省至少 8/9。 另外， 交错的圆形掩模版也为形成这种纳米 线网络提供了可能： 交错的掩模版形成的纳米线器件连接区较纳米 线沟道粗， 在氧化减薄这 个工艺步骤中， 纳米线沟道可以实现悬空， 而可控制工艺条件： 适当氧化温度， 如 950度、 时间， 如 10秒等， 使纳米线器件连接区并没有悬空， 它下面存在硅支架支撑整个网络。

其次，硅纳米线场效应晶体管六边形可编程阵 列的工艺简单，只需定义一次硅片镂空区， 就可以实现众多纳米线。 等效为一个光刻图形实现三根纳米线器件， 高效地利用光刻技术。 这在使用电子束光刻 （E-Beam Lithography ) 时尤为明显。

同时， 六边形纳米线互联网络结构每个互联节点 （纳米线器件连接区）连接三个器件沟 道， 每个单元最远的两个节点间存在 3个器件， 因此可实现复杂控制互联控制逻辑， 这是传 统形式的阵列所不能提供的。 上述各种区别有利于提高纳米线场效应晶体管 的性能和工作效 率。所以，硅纳米线场效应晶体管六边形可编 程阵列适合应用于高速高集成度的数字 /模拟电 路， 和数模混合电路。

下面以 CMOS工艺下的硅纳米线场效应晶体管六边形可� �程阵列制作与非门为例说明主 要制作流程：

( 1 ) 选取掺杂浓度小于 10 ¹⁵ cm— ³ 的硅片， 利用交错式硬掩模定义硅片镂空区。 如图 3所 示。此歩骤中， 交错式图形面积要小于预计的硅片镂空区面积 ， 可以为圆形或方形或六边形， 利用曝光时的临近效应达到曝光出稍大圆形的 目的。典型的交错式图形基本单元面积范围是 ： 10纳米 X 10纳米〜 2. 5微米 X 2. 5微米。

( 2 ) 去掉 （1 ) 中硬掩模， 进行氧化减薄纳米线硅条， 形成悬浮的硅纳米线网络； 交错 的掩模版形成的纳米线器件连接区较纳米线沟 道粗， 在氧化减薄这个工艺步骤中， 纳米线可 以实现悬空， 而纳米线器件连接区并没有悬空， 它下面存在硅支架同支撑整个网。

( 3 )湿法腐蚀掉形成的二氧化硅， 进行热氧化形成一层致密二氧化硅栅介质。 如图 7所 示。 （此时硅上都有一层二氧化硅， 未在图中标出） 。

( 4)利用另两片硬掩模分别对 N型栅和 P型栅连接进行定义， 定义栅的同时， 也定义了 栅所覆盖器件的类型。 然后淀积生成纳米线器件栅连接区。 此步骤中 N型栅和 P型栅需采用 不同材料， 如想要形成 NM0S, 则 N型栅采用磷 P/砷 As注入， 如想要形成 PM0S， P型栅采用 硼 B注入。

( 5 )利用另一块掩模版定义一些隔断图形， 隔断一些不需要连接的部分； 利用刻蚀技术 使这些连接部分断开。

后面的工艺流程和常规硅纳米线 M0S晶体管完全一样。先后进行：平坦化，淀积 隔离层， 光刻外围输入输出引线孔， 淀积金属， 光刻引线， 钝化等等。

图 6所示包括两个六边形编程单元的实施例， 该编程阵列实际用到 9根纳米线器件，其 中 2根 N型纳米线器件，两根 P型纳米线器件，其余 5根纳米线器件用作互连。参考图 7， 29-N 型纳米线器件和 30-P型纳米线器件分别由 33-N型纳米线器件的栅和 34-P型纳米线器件的栅 所控制， 利用不同材料栅与硅的功函数差控制阈值电压 ， 达到形成不同类型纳米线器件的目 的。 以上通过详细实例描述了本发明所提供的硅纳 米线场效应晶体管六边形可编程阵列， 上 面描述的应用场景和实施例， 并非用于限定本发明， 任何本领域技术人员， 在不脱离本发明 的精神和范围内， 可以做各种的更动和润饰， 因此本发明的保护范围视权利要求范围界定。