Halbleiterchip, Verfahren zur Herstellung einer Vielzahl an Halbleiterchips und Verfahren zur Herstellung eines

elektronischen oder optoelektronischen Bauelements und elektronisches oder optoelektronisches Bauelement

Es wird ein Halbleiterchip, ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips sowie ein Verfahren zur Herstellung eines elektronischen oder optoelektronischen Bauelements und ein solches Bauelement angegeben.

Die Druckschrift US 2012/322238 AI gibt ein Verfahren zur Herstellung einer Vielzahl von Halbleiterchips an.

Eine Aufgabe ist es, ein vereinfachtes Verfahren zur

Herstellung einer Vielzahl an Halbleiterchips anzugeben.

Insbesondere soll das Verfahren eine vereinfachte

Vereinzelung der Halbleiterchips möglich machen.

Weiterhin soll ein Halbleiterchip angegeben werden, der mit einem vereinfachten Verfahren hergestellt werden kann.

Außerdem soll ein Verfahren zur Montage derartiger

Halbleiterchips angegeben werden, bei dem ein

optoelektronischer oder elektronischer Halbleiterchip erzeugt wird .

Diese Aufgaben werden durch ein Verfahren mit den Schritten des Patentanspruches 1, durch einen Halbleiterchip mit den Merkmalen des Patentanspruches 7, durch ein Verfahren zur Herstellung eines elektronischen oder optoelektronischen Bauelements mit den Schritten des Patentanspruches 14 und durch ein Bauelement mit den Merkmalen des Anspruchs 15 gelöst .

Vorteilhafte Weiterbildungen und Ausführungen der beiden Verfahren sowie des Halbleiterchips sind jeweils in den abhängigen Ansprüchen angegeben.

Zur Herstellung einer Vielzahl an Halbleiterchips wird ein Wafer mit einer Vielzahl an Halbleiterkörpern auf einer Folie bereitgestellt. Bevorzugt ist die Folie expandierbar

ausgeführt. Zwischen den Halbleiterkörpern sind hierbei

Trennlinien angeordnet, entlang denen die fertigen

Halbleiterchips vereinzelt werden sollen. Die Trennlinien sind hierbei bevorzugt zunächst lediglich gedachte Linien, entlang derer die späteren Halbleiterchips voneinander getrennt werden sollen.

Auf dem Wafer wird in einem nächsten Schritt eine

Kontaktschicht abgeschieden. Das Abscheiden der

Kontaktschicht kann beispielsweise mittels Sputtern oder Aufdampfen erfolgen. Besonders bevorzugt wird die

Kontaktschicht vollflächig über den gesamten Wafer

aufgebracht . Die Kontaktschicht weist bevorzugt eines der folgenden

Materialien auf oder besteht aus einem der folgenden

Materialien: Platin, Rhodium, Palladium, Gold.

Gold kann hierbei nur eingeschränkt als Material für die Kontaktschicht empfohlen werden, da dieses sich nur

eingeschränkt für zur Montage mittels Löten eignet. Besonders bevorzugt weist die Kontaktschicht daher Platin, Rhodium oder Palladium auf oder besteht aus einem dieser Materialien. Die Kontaktschicht weist bevorzugt eine Dicke zwischen einschließlich 8 Nanometer und einschließlich 250 Nanometer auf . Besonders bevorzugt ist die Kontaktschicht nicht dicker als 100 Nanometer, nicht dicker als 64 Nanometer, nicht dicker als 32 Nanometer oder nicht dicker als 20 Nanometer.

Besonders bevorzugt ist die Kontaktschicht nicht dünner als 8 Nanometer, nicht dünner als 20 Nanometer oder nicht dünner als 32 Nanometer.

In einem weiteren Schritt wird der Wafer in vertikaler

Richtung, das heißt ausgehend von einer ersten Hauptfläche des Wafers hin zu einer zweiten Hauptfläche des Wafers entlang der Trennlinien zumindest teilweise, das heißt ganz oder teilweise, durchtrennt. Bei dem Durchtrennen des Wafers entstehen entlang den Trennlinien Trenngräben. Die

Trenngräben erstrecken sich bevorzugt bis zu der

Kontaktschicht, das heißt, der Wafer ist vollständig

durchtrennt und wird lediglich durch die Kontaktschicht zusammengehalten. Die Trenngräben können beispielsweise mittels Plasmaätzen oder Ritzen erzeugt werden. Das Ritzen wird bevorzugt mit einem Laser durchgeführt

(Laserritzprozess ) . Es ist jedoch auch ein mechanischer

Ritzprozess denkbar, bei dem jedoch nur ein geringer

Materialabtrag in vertikaler Richtung erfolgt. Weiterhin ist es auch möglich, dass zuerst ein Ritzprozess, beispielsweise mit einem Laser durchgeführt wird und anschließend ein

Plasmaätzprozess .

Die Trennlinien müssen hierbei nicht zwingend senkrecht zu einander in einem Schachbrettmuster verlaufen. Beispielsweise ist es auch möglich, dass die Trennlinien ein

Bienenwabenmuster ausbilden. Hierdurch können Halbleiterchips mit einer hexagonalen Grundfläche erzeugt werden.

Insbesondere bei der Verwendung von Plasmaätzen zur

Durchtrennung des Wafers sind Trennlinien möglich, die nicht senkrecht zueinander, sondern beispielsweise in Form eines Bienenwabenmusters verlaufen.

Die Trenngräben weisen bevorzugt eine vergleichsweise geringe Breite auf. Gemäß einer Ausführungsform ist das Verhältnis der Breite des Trenngrabens zu der Dicke des Wafers nicht größer als 1:2. Beispielsweise ist die Breite des Trenngrabens nicht größer als 60 Mikrometer bei einer Dicke des Wafers von zirka 120 Mikrometer. Bevorzugt ist das Verhältnis der Breite des Trenngrabens zu der Dicke des Wafers nicht größer als 1:3 oder 1:4. Besonders bevorzugt ist das Verhältnis der Breite des Trenngrabens zu der Dicke des Wafers nicht größer als 1:5. Bei einer Dicke des Wafers von zirka 120 Mikrometer ist der Trenngraben also besonders bevorzugt nicht breiter als 24 Mikrometer.

Alternativ zu der Erzeugung von Trenngräben können auch

Bruchkeime in den Wafer entlang der Trennlinien eingebracht werden. Das Einbringen von Bruchkeimen im Inneren des Wafers kann beispielsweise mittels Stealth-Dicing erfolgen.

Mit Plasmaätzen werden plasmaunterstützte Trockenätzverfahren bezeichnet, bei denen ein Materialabtrag von einem Werkstück sowohl durch eine chemische Reaktion als auch einen

physikalischen Mechanismus erfolgen kann. Bei einem

Plasmaätzverfahren können der Anteil an Materialabtrag aufgrund der chemischen Reaktion, die sogenannte chemische Komponente, und der Materialabtrag aufgrund des physikalischen Mechanismus, der sogenannten physikalischen Komponente, je nach Bedarf angepasst werden. Weiterhin ist es auch möglich, einen Plasmaätzprozess aus mehreren

Teilprozessen zusammenzusetzten, die ihrerseits

unterschiedliche Anteile der chemischen und der

physikalischen Komponente aufweisen.

Die chemische Komponente eines Plasmaätzprozesses führt zu einem isotropen Materialabtrag, der in der Regel

materialselektiv ist, während die physikalische Komponente zu einem gerichteten Materialabtrag führt.

Zu den Plasmaätzverfahren gehört beispielsweise das

plasmaunterstützte reaktive Ionenätzen ("Reactive Ion

Etching", kurz RIE) . Hierbei erfolgt der Materialabtrag im Wesentlichen physikalisch mit einer geringen chemischen

Komponente .

Bevorzugt wird vor dem Plasmaätzen zum Durchtrennen entlang der Trennlinien eine strukturierte Fotolackschicht auf den Wafer aufgebracht, die die Oberflächen der späteren

Halbleiterchips abdeckt und nur die Trennlinien freilässt.

Das Ritzen entlang der Trennlinien kann vorliegend auf mechanische Art und Weise erfolgen, das heißt mit einem

Schneider. Beim Ritzen wird entweder ein teilweises

Durchtrennen des Wafers erzeugt, das heißt, es erfolgt bereits ein gewisser Materialabtrag entlang der Trennlinien in vertikaler Richtung, oder es werden zumindest Bruchkeime in den Wafer entlang der Trennlinien eingebracht. Weiterhin kann das Ritzen auch mit einem Laser erfolgen, wobei

ebenfalls entweder ein Materialabtrag oder die Induzierung von Bruchkeimen im Inneren des Wafers erfolgt. Der Materialabtrag ist bei einem Laserritzverfahren in der Regel deutlich größer als beim mechanischen Ritzen, bei dem nur ein geringer Materialabtrag erfolgt. Beim Stealth-Dicing werden mittels eines fokussierten Lasers innerhalb des Wafers Bruchkeime erzeugt. Im Unterschied zu einem Laserritzverfahren, bei dem ein Materialabtrag von einer Vorderseite hin zu einer Rückseite des Wafers durch den Laser erfolgt, werden beim Stealth-Dicing lediglich

Bruchkeime im Material des Wafers durch den Laser induziert.

Nach dem teilweisen Durchtrennen des Wafers oder der

Induktion von Bruchkeimen im Inneren des Wafers kann der Wafer entlang der Trennlinien gebrochen werden, so dass eine räumliche Trennung der Halbleiterchips erfolgt, wobei auch die Kontaktschicht getrennt wird. Alternativ kann auch die Folie, auf die der Wafer aufgebracht ist, expandiert werden, sodass ebenfalls eine räumliche Trennung der Halbleiterchips erfolgt, wobei auch die Kontaktschicht getrennt wird.

Beim Plasmaätzen wird der Wafer besonders bevorzugt entlang der Trennlinien in vertikaler Richtung ausgehend von der ersten Hauptfläche des Wafers bis zu der Kontaktschicht vollständig durchtrennt. Mit anderen Worten wird beim

Plasmaätzen besonders bevorzugt der gesamte Halbleiterkörper in vertikaler Richtung durchtrennt, sodass die

Halbleiterkörper lediglich durch die, bevorzugt vollflächig aufgebrachte, Kontaktschicht zusammengehalten werden. Die endgültige räumliche Trennung der Halbleiterchips erfolgt dann besonders bevorzugt über das Expandieren der Folie.

Besonders bevorzugt wird die Oberfläche des Wafers, auf die die Kontaktschicht aufgebracht wird, vor dem Abscheiden gereinigt, beispielsweise nasschemisch. Besteht die

Oberfläche, auf die die Kontaktschicht aufgebracht wird, aus Silizium oder weist die Oberfläche Silizium auf, so wird besonders bevorzugt vor dem Abscheiden der Kontaktschicht die natürliche Oxidschicht auf der Oberfläche entfernt. Die

Oxidschicht kann hierbei vor dem Einbringen des Wafers in die Anlage zur Abscheidung der Kontaktschicht entfernt werden (ex situ) oder direkt in der Anlage zur Abscheidung der

Kontaktschicht (in situ) .

Gemäß einer Ausführungsform des Verfahrens wird auf eine von der Kontaktschicht abgewandten Fläche der Halbleiterkörper eine weitere Kontaktschicht aufgebracht und die weitere

Kontaktschicht durch ein Trennverfahren entlang der

Trennlinien durchtrennt, wobei die Bruchkeime entlang der Trennlinien im Inneren des Wafers entstehen. Die weitere Kontaktschicht ist zur vorderseitigen Kontaktierung der späteren Halbleiterchips vorgesehen. Diese Ausführungsform weist den Vorteil auf, dass gleichzeitig mit dem Trennen der vorderseitigen Kontakte Bruchkeime im Wafer erzeugt werden und hierfür kein weiterer Verfahrensschritt notwendig ist.

Das vorliegende Verfahren weist den Vorteil auf, dass kein zusätzlicher separater Trennprozess zum Durchtrennen der Kontaktschicht verwendet werden muss. Aufgrund der geringen Dicke der metallischen Kontaktschicht reichen die schwachen mechanischen Belastungen auf die Kontaktschicht beim Brechen oder Expandieren der Folie aus, um die Kontaktschicht entlang der Trennlinien vollständig zu trennen. Selbst wenn von der Kontaktschicht Überstände an dem Halbleiterchip verbleiben, die seitlich über Flanken des Halbleiterchips hinausragen, so sind diese in der Regel wenig hinderlich bei einer späteren Montage aufgrund der geringen Dicke der Kontaktschicht. Weiterhin sind die Überstände in der Regel vergleichsweise klein, da das vorliegende Verfahren nur sehr schmale

Trenngräben erzeugt und die Überstände nicht größer als ein Trenngraben sind.

Gemäß einer Ausführungsform des Verfahrens wird bei der

Trennung der Halbleiterchips auf die Anwendung eines Lasers gänzlich verzichtet. Ein Halbleiterchip, bei dessen Trennung auf die Anwendung eines Lasers gänzlich verzichtet wurde, weist in der Regel Seitenflächen auf, die frei sind von einer Metallverschleppung. Bevorzugt weisen die Seitenflächen des Halbleiterchips in diesem Fall nicht mehr als 1 at% eines metallischen Elements auf. Besonders bevorzugt ist es vorgesehen, die Kontaktschicht nicht mittels eines Lasers, beispielsweise mittels eines Laserritzverfahrens, zu trennen. Ein Halbleiterchip, dessen Kontaktschicht nicht mit einem Laser getrennt wurde, weist Seitenflächen auf, dessen an die Kontaktschicht angrenzende Hälften frei sind von einer Metallverschleppung. Bevorzugt weist die an die Kontaktschicht angrenzende Hälfte der

Seitenfläche des Halbleiterchips in diese Fall nicht mehr als 1 at% eines metallischen Elements auf. Besonders bevorzugt weist jeder Halbleiterkörper eine

Halbleiteroberfläche auf, die durch ein Halbleitermaterial gebildet ist. Auf diese Halbleiteroberfläche ist die

Kontaktschicht bevorzugt in direktem Kontakt abgeschieden. Es sei an dieser Stelle darauf hingewiesen, dass die Oberfläche des Wafers in der Regel zumindest teilweise durch die

Oberfläche der Halbleiterkörper gebildet ist. Besonders bevorzugt bildet die Kontaktschicht alleine einen elektrischen Kontakt des Halbleiterchips aus. Hiermit ist insbesondere gemeint, dass die Kontaktschicht nicht Teil eines Schichtstapels ist, der überwiegend oder vollständig aus metallischen Schichten besteht und zur elektrischen

Kontaktierung beiträgt. Mit anderen Worten ist die

Kontaktschicht in direktem Kontakt auf den Halbleiterkörper aufgebracht und weist weiterhin eine Hauptfläche auf, die von dem Halbleiterkörper abgewandt ist und bei dem fertigen

Halbleiterchip frei zugänglich ist.

Der Halbleiterkörper und/oder die Halbleiteroberfläche weist bevorzugt eines der folgenden Materialien auf oder ist aus einem der folgenden Materialien gebildet: Silizium,

Germanium.

Ein Halbleiterchip, der mit dem vorliegenden Verfahren hergestellt werden kann, weist insbesondere einen

Halbleiterkörper auf, auf dem eine Kontaktschicht aufgebracht ist, wobei das Material der Kontaktschicht aus der folgenden Gruppe gewählt ist: Platin, Rhodium, Palladium, Gold.

Weiterhin weist die Kontaktschicht bevorzugt eine Dicke zwischen einschließlich 8 Nanometer und einschließlich 250 Nanometer auf.

Besonders bevorzugt bildet eine Kontaktschicht einen ohmschen Kontakt mit der Halbleiteroberfläche aus. Insbesondere die oben genannten Materialien, Platin, Rhodium, Palladium und Gold, sind dazu geeignet, mit einer Halbleiteroberfläche, die Silizium oder Germanium aufweist oder aus Silizium oder

Germanium besteht, einen ohmschen Kontakt zu bilden. Die Kontaktschicht kann getempert werden, um die

Prozesssicherheit zu erhöhen. Beispielsweise kann die Kontaktschicht bei zirka 200 °C über etwa eine Stunde in einer Stickstoffatmosphäre getempert werden. Alternativ ist es auch möglich die Kontaktschicht bei zirka 300 °C über etwa fünf Minuten in einer Argonatmosphäre zu tempern. Bei vergleichsweise dünnen Wafern ist es in der Regel gewünscht, möglichst wenig Prozessschritte bei der Herstellung der

Halbleiterchips einsetzten zu müssen, um die

Wahrscheinlichkeit für einen Bruch des Wafers zu vermindern. Mit einer dünnen Platinschicht als Kontaktschicht lässt sich insbesondere ein guter ohmscher Kontakt sowohl auf Silizium als auch auf einer Germaniumoberfläche erzielen. Hierbei kann mit Vorteil auf ein Tempern der Kontaktschicht verzichtet werden . Gemäß einer Ausführungsform des Halbleiterchips ist die

Kontaktschicht vollflächig auf einer Hauptfläche des

Halbleiterkörpers aufgebracht.

Besonders bevorzugt weist der Halbleiterchip eine Kantenlänge auf, die nicht größer als 5 Millimeter ist. Besonders bevorzugt ist die Kantenlänge nicht größer als 2 Millimeter, nicht größer als 1,5 Millimeter, nicht größer als 1,2

Millimeter oder nicht größer als 1,0 Millimeter. Insbesondere kleine Halbleiterchips, für die Ritzen und Brechen sowie Plasmaätzen wegen des geringen Platzbedarfs bevorzugte

Trennverfahren sind, lassen sich mit dem hier beschriebenen Verfahren vorteilhafterweise mit geringem Platzbedarf fertigen. Bei dem Verfahren wird mit Vorteil insbesondere ein möglichst großer Anteil der Waferfläche ausgenutzt.

Weiterhin bietet das Verfahren den Vorteil, auf eine

aufwändige Strukturierung der Kontaktschicht vor dem Trennen mittels Fotolithografie verzichten zu können. Besonders bevorzugt weist der Halbleiterchip einen Halbleiterkörper auf, der eine epitaktische Schichtenfolge mit einer aktiven Zone umfasst, die im Betrieb

elektromagnetische Strahlung erzeugt. Die epitaktische

Schichtenfolge ist bevorzugt durch einen Träger mechanisch stabilisiert. Weiterhin ist bevorzugt eine Spiegelschicht zwischen der epitaktischen Halbleiterschichtenfolge und dem Träger angeordnet, die Strahlung aus der aktiven Zone zu einer Strahlungsaustrittsfläche des Halbleiterchips lenkt. Bei der Spiegelschicht kann es sich beispielsweise um einen

Braggspiegel handeln. Weiterhin ist es auch möglich, dass die Spiegelschicht eine oder mehrere metallische Einzelschichten aufweist oder aus einer oder mehreren metallischen

Einzelschichten besteht.

Gemäß einer Ausführungsform ist die epitaktische

Halbleiterschichtenfolge mittels einem Fügematerial,

beispielsweise einem Lot, auf den Träger aufgebracht. Mit anderen Worten befindet sich bevorzugt eine Fügeschicht, wie eine Lotschicht, zwischen der Spiegelschicht und dem Träger. Die Lotschicht ist bevorzugt aus einem Metall oder einer Metalllegierung gebildet. Die Kontaktschicht ist hierbei besonders bevorzugt auf einer Hauptfläche des Trägers, die der Strahlungsaustrittsfläche gegenüberliegt, aufgebracht.

Der Träger ist besonders bevorzugt aus Silizium oder

Germanium gebildet oder weist Silizium oder Germanium auf. Gemäß einer Ausführungsform ist das Silizium oder das

Germanium dotiert, so dass der spezifische elektrische

Widerstand bevorzugt nicht größer ist als 100 mO*cm,

bevorzugt nicht größer ist als 50 mD*cm und besonders bevorzugt nicht größer ist als 25 mD*cm. Ein derartiger optoelektronischer Halbleiterchip, der dazu geeignet ist, elektromagnetische Strahlung auszusenden, und bei dem die epitaktische Halbleiterschichtenfolge durch einen Träger stabilisiert ist, wobei zwischen dem Träger und der epitaktischen Halbleiterschichtenfolge ein Spiegel angeordnet ist, wird auch als Dünnfilmhalbleiterchip bezeichnet.

Insbesondere ist der Träger des Dünnfilmhalbleiterchips von einem Aufwachssubstrat verschieden, auf dem die epitaktische Halbleiterschichtenfolge epitaktisch gewachsen wurde.

Gemäß einer Ausführungsform des Verfahrens wird bei dem

Durchtrennen des Wafers ebenfalls die Spiegelschicht

durchtrennt, besonders bevorzugt vollständig. Befindet sich eine Lotschicht zwischen der Spiegelschicht und dem Träger, so wird auch die Lotschicht bevorzugt bei dem Durchtrennen des Wafers durchtrennt, ebenfalls wieder besonders bevorzugt vollständig. Besonders bevorzugt wird hierbei beim

Durchtrennen des Wafers zunächst ein Laserritzprozess eingesetzt, um die epitaktische Halbleiterschichtenfolge zusammen mit der Spiegelschicht und gegebenenfalls der

Lotschicht zu durchtrennen. Der Träger wird dann bevorzugt mittels einem Plasmaätzprozess zumindest teilweise und bevorzugt vollständig bis zur Kontaktschicht durchtrennt. Diese Ausführungsform des Verfahrens bietet den Vorteil, die metallischen Schichten zwischen der epitaktischen

Halbleiterschichtenfolge und dem Träger, wie eine metallische Spiegelschicht und/oder eine metallische Fügeschicht mittels des Laserritzprozesses durchtrennen zu können. Eine

Durchtrennung der metallischen Schichten mittels eines

Plasmaätzprozesses ist hierbei nur sehr schwer möglich.

Ein hier beschriebener Halbleiterchip kann beispielsweise mittels einem der folgenden Verfahren auf einen Chipträger oder in ein Bauelementgehäuse montiert werden: Löten, Kleben mit einem elektrisch leitenden Klebstoff, Silbersintern.

Hierbei entsteht eine elektrisch leitende Verbindung zwischen der Kontaktschicht und dem Chipträger oder zwischen der

Kontaktschicht und dem Bauelementgehäuse. Besonders bevorzugt entsteht ein ohmscher Kontakt.

Die Kontaktschicht des Halbleiterchips weist bevorzugt über ihre gesamte Dicke eine im Wesentlichen homogene

Materialzusammensetzung auf. Beispielsweise handelt es sich bei der Kontaktschicht um eine metallische Schicht mit einer im Wesentlichen homogenen Materialzusammensetzung. Bei der Montage des Halbleiterchips auf einen Chipträger oder in ein Bauelementgehäuse kann eine mehrschichtige Zone aus dieser im Wesentlichen reinen metallischen Kontaktschicht entstehen.

Hierbei kann das Metall der Kontaktschicht beispielsweise in das angrenzende Material des Halbleiterchips, wie dem

Material der Halbleiteroberfläche, eindiffundieren. Ist die Kontaktschicht beispielsweise aus Platin gebildet und auf eine Halbleiteroberfläche in direktem Kontakt

aufgebracht, die Germanium oder Silizium aufweist, so kann sich aus einer im Wesentlichen reinen Kontaktschicht aus Platin eine Teilschicht aus Platingermanid oder Platinsilizid bilden, die in der Regel eine sehr gute Haftung gewährt. Wird ein zinnhaltiges Lot zur Montage des Halbleiterchips

verwendet, so können sich auf der dem Fügestoff zugewandten Seite der Kontaktschicht Platinstannide bilden. Wird ein silberhaltiger Fügestoff verwendet, etwa ein Lot oder eine Silberpaste zum Silbersintern, so können sich auf der dem

Fügestoff zugewandten Seite dünne, lateral zusammenhängende Mischkristallschichten aus Platin und Silber ausbilden. Das gleiche gilt entsprechend für eine Kontaktschicht, die aus Palladium oder Rhodium gebildet ist oder eines dieser

Materialien aufweist.

Bei der Verwendung eines mit Silberpartikeln gefüllten leitenden Klebers als Fügematerial können sich beispielsweise lokale Mischkristalle bilden.

Die Bildung von Stanniden bei dem Fügeprozess zur Montage des Halbleiterchips führt einerseits zu einer guten Haftung und behindert andererseits den kompletten Verzehr der

Kontaktschicht. Auf diese Art und Weise wird eine mechanisch stabile und weiterhin elektrisch und thermisch gut leitende Ankopplung des Halbleiterchips an den Chipträger oder das Bauelementgehäuse erzielt.

Insbesondere eine platinhaltige Kontaktschicht ist

vorteilhafterweise vor Oxidation geschützt. Aus diesem Grund koppelt auch ein mit Silberpartikeln gefüllter Klebstoff an eine platinhaltige Kontaktschicht besonders gut elektrisch an. Auch mikrometer- oder nanometerskalige Silberpartikel, wie sie in den Pasten zum Silbersintern Verwendung finden, können besonders gut an eine platinhaltige Kontaktschicht aus aufgrund deren edlen Charakters ankoppeln. Wird eine goldhaltige Kontaktschicht verwendet, so findet halbleiterseitig lediglich überwiegend Interdiffusion

zwischen der Kontaktschicht und dem Halbleitermaterial des Halbleiterkörpers statt. Daher ist die Verwendung von Gold für die Kontaktschicht nur eingeschränkt zu empfehlen. Bei der Verwendung zinnhaltiger Lote zur Montage des

Halbleiterchips kann es in Verbindung mit einer goldhaltigen Kontaktschicht zur Bildung von Goldstanniden kommen. Weitere vorteilhafte Ausführungsformen und Weiterbildungen der Erfindung ergeben sich aus den im Folgenden in Verbindung mit den Figuren beschriebenen Ausführungsbeispielen. Anhand der schematischen Schnittdarstellungen der Figuren 1 bis 6 wird ein Verfahren zur Herstellung einer Vielzahl an Halbleiterchips gemäß einem

Ausführungsbeispiel beschrieben. Die schematische Schnittdarstellung gemäß der Figur 7 zeigt ein optoelektronisches Bauelement gemäß einem

Ausführungsbeispiel .

Anhand der schematischen Schnittdarstellungen der Figuren 8 bis 10 wird ein Verfahren gemäß einem weiteren

Ausführungsbeispiel näher erläutert.

Die schematische Schnittdarstellung gemäß der Figur 11 zeigt ein optoelektronisches Bauelement gemäß einem

Ausführungsbeispiel.

Anhand der schematischen Schnittdarstellungen der Figuren 12 bis 15 wird ein Verfahren gemäß einem weiteren Ausführungsbeispiel näher erläutert.

Figur 16 zeigt eine schematische Schnittdarstellung eines optoelektronischen Bauelements gemäß einem weiteren Ausführungsbeispiel . Anhand der schematischen Schnittdarstellungen der Figuren 17 bis 19 wird ein weiteres Ausführungsbeispiel eines Verfahrens zur Herstellung einer Vielzahl an

Halbleiterchips beschrieben. Figur 20 zeigt eine weitere Schnittdarstellung eines

elektronischen Bauelements gemäß einem weiteren Ausführungsbeispiel . Figur 21 zeigt Weibullperzentilen für verschiedene

Fügeschichten, mit denen ein Halbleiterchip auf einem Chipträger oder einem Bauelementgehäuse aufgebracht ist. Gleiche, gleichartige oder gleich wirkende Elemente sind in den Figuren mit denselben Bezugszeichen versehen. Die Figuren und die Größenverhältnisse der in den Figuren dargestellten Elemente untereinander sind nicht als maßstäblich zu

betrachten. Vielmehr können einzelne Elemente, insbesondere Schichtdicken, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt sein.

Bei dem Verfahren gemäß dem Ausführungsbeispiel der Figuren 1 bis 6 wird ein Wafer 1 bereitgestellt (Figur 1) . Der Wafer 1 umfasst eine Vielzahl an Halbleiterkörpern 2 mit einer epitaktischen Schichtenfolge 3 umfassend eine aktive Zone 4, die im Betrieb elektromagnetische Strahlung erzeugt. Die elektromagnetische Strahlung wird von einer

Strahlungsaustrittsfläche 5 der späteren Halbleiterchips ausgesendet. Besonders bevorzugt erzeugt die aktive Zone 4 im Betrieb blaues Licht. Zwischen den Halbleiterkörpern 1 sind Trennlinien 9 angeordnet, entlang derer die Halbleiterchips später vereinzelt werden sollen. Die epitaktische Schichtenfolge 3 basiert auf einem Nitrid- Verbindungshalbleitermaterial . Nitrid- Verbindungshalbleitermaterialien sind

Verbindungshalbleitermaterialien, die Stickstoff enthalten, wie die Materialien aus dem System In _x Al _y Gai- _x - _y N mit 0 < x < 1, 0 < y < 1 und x+y < 1.

Die epitaktische Halbleiterschichtenfolge 3 wird durch einen Träger 6 mechanisch stabilisiert. Der Träger 6 ist aus

Silizium gebildet. Zwischen dem Träger 6 und der

epitaktischen Halbleiterschichtenfolge 3 ist eine

Spiegelschicht 7 angeordnet, die im Betrieb der späteren Halbleiterchips Strahlung, die in der aktiven Zone 4 erzeugt wird, zur Strahlungsaustrittsfläche 5 lenken. Die

Spiegelschicht ist beispielsweise metallisch ausgebildet.

Auf einer Strahlungsaustrittsfläche 5 der späteren

Halbleiterchips ist eine weitere metallische Kontaktschicht 8 aufgebracht, die der vorderseitigen Kontaktierung der

späteren Halbleiterchips dienen. Die weitere metallische Schicht 8 ist in den Bereichen der Trennlinien 9 bereits entfernt worden, beispielsweise durch einen Laserritzprozess oder fotolithographisch.

Der Träger 6 weist vorliegend Silizium auf. Zunächst wird die natürliche Siliziumdioxidschicht, die sich auf der

Halbleiteroberfläche des Trägers 6 gebildet hat, entfernt, beispielsweise mittels eines Zerstäubungsprozesses (nicht dargestellt). Anschließend wird eine Kontaktschicht 10, die

Platin aufweist oder aus Platin besteht, mittels Sputtern auf der Halbleiteroberfläche des Trägers 6 abgeschieden (Figur 2) . Die Platinschicht 10 weist vorliegend eine Dicke von zirka 48 Nanometer auf.

In einem nächsten Schritt wird der Wafer 1 mit der

Kontaktschicht 10 auf eine expandierbare Folie 11 aufgebracht, wobei die Kontaktschicht 10 der Folie 11 zugewandt ist (Figur 3) .

Nun werden durch einen Stealth-Dicing-Prozess Bruchkeime 12 im Inneren des Wafers 1, vorliegend im Inneren des

Siliziumträgers 6, entlang der Trennlinien 9 erzeugt (Figur 4) . Weiterhin ist es auch möglich, dass bereits bei dem

Laserritzprozess zum Durchtrennen der vorderseitigen

Kontaktschichten 8 Bruchkeime 12 im Inneren des Wafers 1 erzeugt wurden.

Anschließend wird die Folie lateral expandiert, wie die

Pfeile in Figur 5 andeuten. Hierbei findet eine räumliche Trennung der Halbleiterchips 13 voneinander und insbesondere eine vollständige Durchtrennung der Kontaktschicht 10 statt, sodass die Halbleiterchips 13 anschließend separiert auf der expandierten Folie 11 vorliegen, wie in Figur 6 dargestellt. Die Halbleiterchips 13 weisen eine Kantenlänge von zirka 350 Mikrometer auf. Bevorzugt weisen die Halbleiterchips 13 eine Grundfläche von zirka 350 Mikrometer mal zirka 350 Mikrometer auf .

Zur Herstellung des optoelektronischen Bauelements gemäß dem Ausführungsbeispiel der Figur 7 wird ein Halbleiterchip 13 gemäß der Figur 6 in eine Ausnehmung 14 eines

Bauelementgehäuses 15 montiert. Die Montage erfolgt

vorliegend über eine Fügeschicht 16, die aus einem mit

Silberpartikeln gefüllten Silikonklebstoff besteht und eine elektrisch leitende Verbindung zwischen dem Halbleiterchip 13 und dem Bauelementgehäuse 15 erzeugt.

Bei dem Ausführungsbeispiel gemäß der Figuren 8 bis 10 wird ein Wafer 1 bereitgestellt, der eine Vielzahl an Halbleiterkörpern 2 umfasst. Die Halbleiterkörper 2 weisen einen Träger 6 auf, der aus Germanium gebildet ist. Weiterhin weist der Halbleiterkörper 1 eine epitaktische

Halbleiterschichtenfolge 3 auf, die dazu geeignet ist, im Betrieb infrarote Strahlung von einer

Strahlungsaustrittsfläche 5 auszusenden. Eine derartige epitaktische Halbleiterschichtenfolge 3 ist bevorzugt aus einem Arsenid- Verbindungshalbleitermaterial gebildet.

Arsenid-Verbindungshalbleitermaterialien sind

Verbindungshalbleitermaterialien, die Arsen enthalten, wie die Materialien aus dem System In _x Al _y Gai- _x - _y As mit 0 < x < 1, 0 < y < 1 und x+y < 1.

Zwischen der epitaktischen Halbleiterschichtenfolge 3 und dem Germaniumträger 6 ist wiederum eine Spiegelschicht 7

angeordnet, die dazu geeignet ist, Strahlung der aktiven Zone 4 in Richtung der Strahlungsaustrittsfläche 5 der fertigen Halbleiterchips zu lenken. Auf die Halbleiteroberfläche des Trägers 6 wird nach einer nasschemischen Vorreinigung mit einer wässrigen

Ammoniaklösung eine zirka 27 Nanometer dicke Kontaktschicht 10 aufgedampft, die aus Platin besteht oder Platin aufweist (nicht dargestellt) .

In einem nächsten Schritt wird der Wafer 1 auf eine

expandierbare Folie 11 aufgebracht. Anschließend wird, wie in Figur 8 dargestellt, der Wafer 1 entlang seiner Trennlinien 9 mittels Plasmaätzen bis hin zu der Kontaktschicht 10 in vertikaler Richtung, also ausgehend von einer ersten

Hauptfläche des Wafers hin zu einer zweiten Hauptfläche des Wafers, getrennt. Vor dem Plasmaätzen wird auf die erste Hauptfläche des Wafers 1 eine Fotolackschicht 17 aufgebracht, die die späteren Strahlungsaustrittsflächen 5 der fertigen Halbleiterchips 13 vor dem Plasmaangriff schützt.

Die hierbei in dem Wafer 1 entstehenden Trenngräben weisen eine Breite von zirka 9 Mikrometer auf. Innerhalb der

Trenngräben verbleibt nach dem Plasmaätzprozess die

Kontaktschicht 10.

In einem nächsten Schritt wird die Folie 11 expandiert, wie die Pfeile in Figur 9 symbolisieren sollen. Hierbei reißt die Kontaktschicht 10 innerhalb der durch das Plasmaätzen

gebildeten Trenngräben an einer beliebigen Stelle, sodass räumlich getrennte Halbleiterchips 13 entstehen (Figur 10). Bei dem Ausführungsbeispiel gemäß der Figuren 8 bis 10 weisen die fertigen Halbleiterchips 13 eine Grundfläche von zirka 200 Mikrometer mal 200 Mikrometer auf.

Zur Herstellung des optoelektronischen Bauelements gemäß dem Ausführungsbeispiel der Figur 11 wird einer der fertigen Halbleiterchips 13 gemäß Figur 10 mit einem mit

Silberpartikeln gefüllten Epoxidklebstoff in

Leiterbahnstreifen 18 eingeklebt, die mit einem Kunststoff 19 umspritzt sind (Figur 11) .

Bei dem Verfahren gemäß dem Ausführungsbeispiel der Figuren 12 bis 15 wird ein Wafer 1 mit Halbleiterkörpern 2

bereitgestellt, die jeweils drei übereinander angeordnete Solarzellen 20 aufweisen. Die Solarzellen 20 sind invertiert metamorph abgeschieden und auf einen Siliziumträger 6

transferiert (Figur 12) . Der Wafer 1 wird so auf eine expandierbare Folie 11

aufgebracht, dass der Siliziumträger 6 von der Folie 11 abgewandt ist. In einem nächsten Schritt werden innerhalb des Wafers 1 entlang von Trennlinien 9 Bruchkeime 12 mittels eines Stealth-Dicing-Prozesses eingebracht (Figur 13) .

Anschließend wird die freiliegende Hauptfläche des

Siliziumträgers 6 vollflächig mit einer Kontaktschicht 10 versehen, die aus Platin gebildet ist und eine Dicke von zirka 17 Nanometer aufweist (Figur 14) . Bei diesem

Ausführungsbeispiel werden also im Unterschied zu den bereits beschriebenen Ausführungsbeispielen zuerst die Bruchkeime 12 innerhalb des Wafers 1 erzeugt und dann die Kontaktschicht 10 abgeschieden .

In einem nächsten Schritt werden die Halbleiterchips 13 durch Brechen räumlich voneinander getrennt (Figur 15) . Die

fertigen Halbleiterchips 13 weisen eine Grundfläche von zirka 3 Millimeter x 3 Millimeter auf.

Das optoelektronische Bauelement gemäß dem

Ausführungsbeispiel der Figur 16 weist einen

optoelektronischen Halbleiterchip 13 auf, wie er bei dem Verfahren gemäß dem Ausführungsbeispiel der Figuren 12 bis 15 erzeugt wird. Der Halbleiterchip 13 ist mittels Silbersintern auf einen Chipträger 21 montiert, der eine Silberschicht 22 aufweist .

Bei dem Verfahren gemäß dem Ausführungsbeispiel der Figuren 17 bis 19 wird ein Wafer 1 mit elektronischen

Halbleiterkörpern 2 bereitgestellt, die Silizium aufweisen oder aus Silizium bestehen. Auf dem Wafer 1 wird eine

Kontaktschicht 10 mittels Sputtern abgeschieden, die eine Dicke von zirka 65 Nanometer aufweist und aus Platin gebildet ist (Figur 17) . Die Kontaktschicht 10 ist dazu geeignet, den fertigen elektronischen Halbleiterchip 13 zu erden und zu kühlen. Alternativ ist hierzu auch eine Kontaktschicht 10 aus Platin geeignet, die eine Dicke von zirka 38 Nanometer aufweist. Soll die Kontaktschicht 10 dazu geeignet sein, den Halbleiterchip 13 elektrisch zu kontaktieren, so ist hierfür beispielsweise eine Platinschicht 10 mit einer Dicke von zirka 15 Nanometer geeignet.

Der Wafer 1 wird auf eine Folie 11 aufgebracht und es werden mittels mechanischem Ritzen Bruchkeime 12 entlang der

Trennlinien 9 innerhalb des Halbleiterwafers 1 induziert (Figur 18) . Dann wird die Folie 11 expandiert, sodass eine räumliche Trennung der Halbleiterchips 13 erfolgt, wobei auch die Kontaktschicht getrennt wird (Figur 19) . Die fertigen elektronischen Halbleiterchips 13 weisen eine Grundfläche von 1 Millimeter x 1 Millimeter auf. Die elektronischen Halbleiterchips 13, die bei den Verfahren gemäß den Figuren 17 bis 19 werden erzeugt, können

beispielsweise mit einer Fügeschicht 16 aus einer bleifreien Lotlegierung aus Zinn, Silber und Kupfer („SAC-Lot") auf einen Chipträger 21 aufgelötet werden (Figur 20) . Weiterhin ist auch ein silbergefülltes Epoxidharz als Fügematerial zur Verbindung des Halbleiterchips 13 mit dem Chipträger 21 geeignet. Ebenso könnte der elektronische Halbleiterchip 13 mit einer Mischung aus vorwiegend nanoskaligen

Silberpartikeln auf einer Gegenkontaktfläche aus Platin, die auf den Chipträger 21 aufgebracht ist, festgesintert werden.

Figur 21 stellt Weibullperzentilen W (y-Achse) für

verschiedene Fügeverbindungen in Abhängigkeit der Scherfestigkeit σ (x-Achse) dar. Die Kurve Co gibt hierbei die Weibullperzentile für eine Fügeschicht 16 an, die aus einer Silberpaste eines ersten Herstellers gebildet ist und einen Silizium-Halbleiterkörper 1 mit einer

Halbleiteroberfläche aus Silizium verbindet. Hierbei ist keine Kontaktfläche 10 aus Platin zwischen dem Halbleiterchip 13 und der Halbleiteroberfläche angeordnet.

Die gestrichelte Linie durch die Werte der Kurve Co ist eine Anpassung der Funktion P=l-exp { -σ/σο) ^m } an die Kurve Co. Aus der Anpassung kann der Wert m bestimmt werden, der bei der Kurve Co m=12,5 beträgt. Aus dem Schnittpunkt der parallel zur x-Achse eingetragenen Waagrechten 1-1/e und der

angepassten Kurve kann weiterhin die Scherfestigkeit σο der Verbindung bestimmt werden. Die Werte m und σο zusammen charakterisieren die Qualität der Verbindung. Je kleiner σο ist, umso geringer ist die Scherfestigkeit der jeweiligen Verbindung. Je kleiner weiterhin der Wert m ist, umso größer ist die Wahrscheinlichkeit, für ein Versagen der Verbindung bei Belastungen, die gering sind im Vergleich zu der

charakteristischen Belastung σο . Ein kleiner Wert m ist somit ein Indikator für ein höheres Risiko von Frühausfällen der Verbindung . Die Kurven Ci, C ₂ , C ₃ und C4 sind Weibullperzentilen, für

Verbindungen, bei denen ein Silizium-Halbleiterkörper 2 mit einer 40 Nanometer dicken Kontaktschicht 10 aus Platin auf eine Halbleiteroberfläche aus Silizium aufgebracht ist.

Lediglich die Fügematerialien unterscheiden sich bei den Kurven Ci, C ₂ , C ₃ und C ₄ . Bei der Kurve Ci ist die Verbindung zwischen dem Halbleiterchip 13 und der Halbleiteroberfläche mittels

Silbersinterns unter Verwendung einer Silberpaste eines zweiten Herstellers erzeugt. Die Gerade durch die Kurve Ci stellt wiederum eine Anpassung der Funktion P=l-exp { -σ/σο) ^m } dar. Der Wert m ergibt sich hieraus zu m=9,8.

Die Kurve C ₂ stellt schließlich die Weibullperzentile für eine Fügeschicht 16 dar, die mittels Silbersintern mit einer Silberpaste des ersten Herstellers erzielt wurde. Aus der angepassten Funktion P=l-exp { -σ/σο ) ^m } (gestrichelte Linie) ergibt sich m=9,l.

Die Kurve C3 stellt die Weibullperzentile für eine

Fügeschicht 16 aus einem silbergefüllten Leitkleber dar. Aus der angepassten Funktion P=l-exp { -σ/σο) ^m } (gestrichelte

Linie) ergibt sich m=9,6.

Bei der Kurve C4 handelt es sich um die Weibullperzentile für eine Fügeschicht 16 aus einem SAC-Lot. Aus der angepassten Funktion P=l-exp { -σ/σο) ^m } (gestrichelte Linie) ergibt sich m=12, 4.

Der Figur 21 kann entnommen werden, dass sämtliche

Verbindungen, bei denen der Halbleiterchip 13 eine

Kontaktschicht 10 aus Platin aufweist, eine höhere

Scherfestigkeit σο aufweisen, als eine Verbindung eines Halbleiterchips 13, der ohne eine Kontaktschicht aus Platin auf eine Siliziumhalbleiteroberfläche aufgebracht ist.

Weiterhin weist eine Lotverbindung die höchste

Scherfestigkeit auf (siehe Kurve C ₄ ) . Weiterhin kann den Werten m der verschiedenen Kurven

entnommen werden, dass die Bruchwahrscheinlichkeit aller Verbindungen eher gering ist. Die vorliegende Anmeldung beansprucht die Priorität der deutschen Anmeldung DE 10 2014 117 591.3, die hiermit durch Rückbezug aufgenommen wird.

Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den

Patentansprüchen oder Ausführungsbeispielen angegeben ist.