以下、本発明の実施の形態を図面に基づ� ��て詳細に説明する。なお、実施の形態を説� ��するための全図において、同一部材には原� ��として同一の符号を付し、その繰り返しの� ��明は省略する。また、実施例の各ブロック� ��構成する回路素子は、特に制限されないが� ��典型的には公知のCMOS(相補型MOSトランジス� �)等の半導体集積回路技術によって、単結晶� ��リコンのような1個の半導体基板上に形成さ れる。さらに、相変化を示すカルコゲナイド 材料等が集積回路の作成技術にハイブリッド して作成される。

 (実施の形態1)
 図7は、本発明の実施の形態1による相変化� �モリの要部ブロックの構成例を示している� �即ち、当該相変化メモリは、メモリセル・� �レイMCAとマルチプレクサMUX、ワードドライ� �群WDB、書換え回路PRGM、センスアンプSAに加� �、メモリセル・アレイMCAの周囲に配置され� �8つのバッファセル・アレイYLBCA、YRBCA、XUBCA� ��XBBCA、ULBCA、URBCA、BLBCA、BRBCAとで構成される 。8つのバッファセル・アレイを除いた構成� �、図3に示したものと同じである。当該相変� ��メモリの特徴は、メモリセル・アレイMCAの� ��囲に、例えばバッファセル・アレイYLBCA内� �バッファセルYBC00のようにビット線BL0との接 続を断った抵抗性記憶素子REと選択トランジ� ��タCTからなるセルを配置することにある。� �下では、バッファセル・アレイの構成につ� �て、詳しく説明する。

 バッファセル・アレイYLBCA(第2の複数のバ ッファセル)は、二本の接地電圧給電線(第2の 電圧給電線)とビット線BL0、BL1、…との各交� �に配置されたバッファセルYBC00、YBC10、…で� ��成され、マルチプレクサMUXとメモリセル・� ��レイMCAとの間に配置される。バッファセル� ��各々を構成する抵抗性記憶素子REと選択ト� �ンジスタCTは、メモリセル・アレイMCA内のメ モリセルと同じ構造である。バッファセル・ アレイYRBCAは、バッファセル・アレイYLBCAと� �じ構成であり、バッファセル・アレイYLBCAと 対を成すように各ビット線の他端に配置され る。

 バッファセル・アレイXUBCA(第1の複数のバ ッファセル)は、二本の接地電圧給電線(第1の 電圧給電線)とワード線WL0、WL1、…との各交� �に配置されたバッファセルXBC00、XBC10、…で� ��成され、ワードドライバ群WDBとメモリセル� ��アレイMCAとの間に配置される。二本の接地� ��圧給電線は、メモリセル・アレイMCAにおけ� ��ビット線に対応するものであり、各バッフ� ��セル内の抵抗性記憶素子は、この接地電圧� ��電線から切り離されている。バッファセル� ��アレイXBBCAは、バッファセル・アレイXUBCAと 同じ構成であり、バッファセル・アレイXUBCA� ��対を成すように各ワード線の他端に配置さ� ��る。

 バッファセル・アレイULBCA、URBCA、BLBCA、B RBCAの夫々は、ワード線に平行な2本の接地電� ��給電線とビット線に平行な2本の接地電圧給 電線との交点に配置されたバッファセルCBC00� ��CBC10、CBC01、CBC11とで構成される。他のバッ� ��ァセル・アレイYLBCA、YRBCA、XUBCA、XBBCAと共� �、メモリセル・アレイMCAの周囲に配置する� �

 図1(a)は、図7に示した相変化メモリのビ� �ト線BL0におけるバッファセル・アレイYLBCAと メモリセル・アレイMCAのレイアウトを示し、 図1(b)は断面構造を示している。図4と比べる� ��、第一金属層110のパターンFM、第二金属層11 1のパターンSM、第一ビア130のパターンFVが新� ��に追加されている。第一金属層110は、接地� ��圧給電線に用いられる。第二金属層111は、� ��ット線BL0に用いられる。第一ビア130は、上� ��コンタクト(TC)と同じ軸上に配置され、前述 の第一金属層110と第二金属層111とを接続する ために用いられる。バッファセルYBC00、YBC10� �おいて、抵抗性記憶素子(RL、120)上の上部コ� ��タクト(TC、132)を取り除くことにより、図7� �回路図に示したように、抵抗性記憶素子(RL� �120)とビット線(SM、111)との接続を断つ。

 図8は、上部コンタクトを形成するための 加工方法として、フォトリソグラフィ工程の 例を示したものである。層間絶縁膜400の上部 に塗布したレジスト500を、ガラス乾板601上の 遮光膜602が上部コンタクトと同じパターンに 除去されたフォトマスク600を用いて露光する 。次に、現像液を用いて、露光光700によって 感光したレジスト領域501を除去する。さらに 、感光せずに残留した部分のレジストをマス クとしてエッジング処理を行うと、図9に示� �ように、所望の位置に上部コンタクト孔132H� ��形成される。

 以上のこのような構造にすることにより� ��相変化メモリの加工におけるカルコゲナイ� ��の昇華及び製造装置の汚染問題を回避する� ��とができる。すなわち、バッファセルYBC00� �YBC10における抵抗性記憶素子120は、図8に示� �ように上部コンタクト孔132Hを形成時に、層� ��絶縁膜400に保護された状態に保たれる。し� ��がって、抵抗性記憶素子のパターンが小さ� ��なったり、バッファセル・アレイYLBCA上の� �間絶縁膜が薄くなったりした場合において� �カルコゲナイド膜301が暴露、昇華する恐れ� �ない。よって、製造装置の汚染を防ぐこと� �可能となり、生産スループットが改善され� �。また、メモリセル・アレイMCAにおいては� �抵抗性記憶素子パターンRLの面積を抑制する ことができるので、小面積の相変化メモリを 形成することができる。さらに、抵抗性記憶 素子REと選択トランジスタCTが規則正しく配� �されるので、メモリセル・アレイMCAにおけ� �形状ばらつきが抑制されて、均一な電気特� �の相変化メモリ実現することができる。

 (実施の形態2)
 図10は、本発明の実施の形態2による相変化� ��モリのレイアウトと断面構造の別の例を示� ��ている。実施の形態1の図1のレイアウトと� �差異は、ビット線BL0端すなわちバッファセ� �・アレイYLBCAの外側に、上部コンタクトTCを� ��らに配置した点に特徴がある。これらの上� ��コンタクトは、この領域にメモリセルが配� ��された場合と同じ位置に形成される。

 このような構成により、メモリアレイMCA� ��の最外周に位置するメモリセル(ここでは、 メモリセルMC00)の上部コンタクトは、行列状� ��配置された上部コンタクトの内側に位置す� ��ことになる。よって、メモリセルMC00の上部 コンタクトは、上部コンタクトの密度がほぼ 一定となった領域に形成される。したがって 、メモリセル・アレイMCAにおける形状ばらつ きがより抑制されて、さらに均一な電気特性 の相変化メモリ実現することができる。

 (実施の形態3)
 本発明の実施の形態3では、先の発明とは異 なる相変化メモリの要部ブロックの構成例を 示す。本発明の特徴は、バッファセルから、 抵抗性記憶素子を取り除いた構成とすること である。本特徴を図11から図13を用いて、以� �に説明する。

 図11は、本実施の形態3による相変化メモ� ��の要部ブロックの構成例を示している。図7 と同様に、8つのバッファセル・アレイYLBCA、 YRBCA、XUBCA、XBBCA、ULBCA、URBCA、BLBCA、BRBCAが、� ��モリセル・アレイMCAの周囲に配置される。� ��れらのバッファセル・アレイは選択トラン� ��スタCTからなるバッファセルで構成される� �選択トランジスタCTのソース電極とゲート電 極は、接地電圧給電線に夫々接続される。

 図12(a)は、図11に示した相変化メモリのビ ット線BL0におけるバッファセル・アレイYLBCA� ��メモリセル・アレイMCAのレイアウトを示し� ��図12(b)は断面構造を示している。図1と比べ� ��と、バッファセルYBC00、YBC10において、抵抗 性記憶素子(RL、120)が取り除かれている点が� �なる。その代わりに、抵抗性記憶素子(RL、12 0)上の上部コンタクト(TC、132)がメモリセルMC0 0などと同様に形成される。これらの上部コ� �タクトは、実施の形態1の図8で示したような フォトリソグラフィを用いて形成される。

 このような構造にすることにより、先の� ��施例と同様に、相変化メモリの加工におけ� ��カルコゲナイドの昇華及び製造装置の汚染� ��題を回避するなどの効果を得ることができ� ��。すなわち、図13に示すようにバッファセ� �YBC00、YBC10では、抵抗性記憶素子120のない位� ��に上部コンタクト孔132Hが形成される。した がって、抵抗性記憶素子120と上部コンタクト 孔132Hとの合わせずれが生じた場合や、バッ� �ァセル・アレイYLBCA上の層間絶縁膜が薄くな った場合においても、カルコゲナイド膜301が 暴露、昇華の心配がない。よって、製造装置 の汚染を防ぐことが可能となり、生産スルー プットが改善される。また、上部コンタクト を規則正しく配置されるので、メモリセル・ アレイMCAにおける形状ばらつきが抑制されて 、均一な電気特性の相変化メモリ実現するこ とができる。

 (実施の形態4)
 図14は、本発明の実施の形態4による相変化� ��モリのレイアウトと断面構造の別の例を示� ��ている。実施の形態3の図12のレイアウトと� ��差異は、ビット線BL0端すなわちバッファセ� ��・アレイYLBCAの外側に、抵抗性記憶素子RLを さらに配置した点に特徴がある。これらの抵 抗性記憶素子は、この領域にメモリセルが配 置された場合と同じ位置に形成される。

 このような構成により、メモリアレイMCA� ��の最外周に位置するメモリセル(ここでは、 メモリセルMC00)の抵抗性記憶素子RLは、行列� �に配置された抵抗性記憶素子RLの内側に位置 することになる。よって、メモリセルMC00の� �抗性記憶素子RLは、抵抗性記憶素子RLの密度� ��ほぼ一定となった領域に形成される。した� ��って、メモリセル・アレイMCAにおける形状� ��らつきがより抑制されて、さらに均一な電� ��特性の相変化メモリ実現することができる� ��

 (実施の形態5)
 相変化メモリでは、抵抗性記憶素子に発生� ��るジュール熱で記憶情報の書換え動作が行� ��れるので、配線抵抗をできる限り抑制して� ��線抵抗における電圧降下を低減し、大電流� ��メモリセルに流すことが重要である。本発� ��の実施の形態5では、メモリセルのソース側 の配線抵抗を抑制するために、接地電圧給電 線を格子状に配線するための手段を提供する 。すなわち、ソース・シャントセルの構成例 を説明する。

 図15は、本発明による相変化メモリの要� �ブロック図を示している。同図では、説明� �簡単にするため、図3に示したメモリセル・� ��レイMCAを二つのメモリセル・アレイMCAU、MCA Bに分割し、これらの間にソース・シャント� �ル・アレイSSAを配置した構成例が示されて� �る。メモリセル・アレイMCAUは、ワード線WL0~ WL7とビット線BL0~BL3との各交点に、8行×4列に� ��置されたメモリセルMC00、MC10、…、MC70で構� ��される。同様に、メモリセル・アレイMCABは 、ワード線WL0~WL7とビット線BL4~BL7との各交点� ��、8行×4列に配置されたメモリセルMC00、MC10� ��…、MC70で構成される。ソース・シャントセ ル・アレイSSAは、ワード線WL0~WL7と接地電圧� �電線との各交点に配置された8個のソース・� ��ャントセルSC0~SC7で構成される。ソース・シ ャントセルの各々は、メモリセルと同じ選択 トランジスタCTからなる。なお、ビット線や� ��ード線の本数は、説明を簡単にするために8 本としているが、この限りではない。

 図16(a)は、図15に示した相変化メモリのソ ース・シャントセル・アレイSSAのレイアウト を示し、図16(b)は断面構造を示している。図1 と比べると、メモリセルから、抵抗性記憶素 子(RL、120)が取り除かれている点が異なる。� �た、二つの選択トランジスタで共有するよ� �にn+拡散層(102)上に形成された下部コンタク� ��(BC、131)と上部コンタクト(TC、132)とビット� �に平行に配置される第二金属層(SM、VSS)との� ��には、第一金属層(FM)及び第一ビア(FV,130)が� ��らに形成される。

 このような構造にすることにより、メモ� ��アレイ内に接地電圧給電線を第一金属層FM� �第二金属層SMを用いて格子状に配線すること が可能となり、ソース側の配線抵抗を低減す ることができる。また、ソース・シャントセ ルをメモリセルと同じ選択トランジスタを有 する構成とすることにより、選択トランジス タの配置が規則的なものとなり、メモリセル における形状ばらつきを抑制することが可能 となる。よって、メモリアレイ内にソース・ シャントセルを配置した場合においても、メ モリセルの電気特性ばらつきを抑制すること ができて、安定動作の相変化メモリを実現す ることができる。

 (実施の形態6)
 大容量の相変化メモリにおいて高速動作を� ��現するには、ワード線を低抵抗化して、ワ� ��ド線活性化時における立上げ時間を短縮す� ��ことが重要である。本発明の実施の形態6で は、メモリセルのワード線の配線抵抗を低減 するために、ポリシリコンのゲート電極に平 行に配置した金属配線層を一定間隔で短絡す るための手段を提供する。すなわち、ワード 線シャントセルの構成例を示す。

 図17は、本発明の実施の形態6による相変� ��メモリの要部ブロック図を示している。同� ��では、説明を簡単にするため、二つのメモ� ��セル・アレイMCAU、MCABとの間にワード線シ� �ントセル・アレイWSAが配置された構成例が� �されている。メモリセル・アレイMCAUは、ワ� ��ド線WL0~WL7とビット線BL0~BL3との各交点に、8� ��×4列に配置されたメモリセルMC00、MC10、…� �MC73で構成される。同様に、メモリセル・ア� ��イMCABは、ワード線WL0~WL7とビット線BL4~BL7と� ��各交点に、8行×4列に配置されたメモリセル MC00、MC10、…、MC73で構成される。ワード線シ ャントセル・アレイWSAは、ワード線WL0~WL7と� �その各々に平行に配置されたグローバル・� �ード線GWL0~GWL7とを接続する8個のワード線シ� ��ントセルWC0~WC7で構成される。

 図18(a)は、図17に示した相変化メモリのワ ード線シャントセル・アレイWCAのレイアウト を示し、図18(b)は断面構造を示している。図1 と比べると、メモリセルから、抵抗性記憶素 子(RL、120)と活性化領域(AA0、AA1、…)とn+拡散� ��(102)が取り除かれており、素子分離用の絶� �体106上にワード線シャントセルWC0、WC1、…� �WC7が形成される。また、ポリシリコンで形� �されたワード線は、下部コンタクトを形成� �る領域にて、凸型のレイアウト・パターン� �なす。そして、下部コンタクト(BC、131)と同� ��軸上に形成された上部コンタクト(TC、132)、 第一金属層(FM、110)、第一ビア(FV、130)、第二� ��属層(SM、111)、第二ビア(SV、133)を介して、� �三金属層(TM、112)で形成されたグローバル・� ��ード線と接続される。

 このような構造にすることにより、メモ� ��アレイ内において、ポリシリコンで形成さ� ��たワード線と第三金属層で形成されたグロ� ��バル・ワード線とを接続することが可能と� ��り、ワード線の配線抵抗を低減することが� ��きる。また、メモリセルと同じ面積で形成� ��ることができるので、メモリセル・アレイ� ��面積オーバーヘッドを抑制することが可能� ��なると共に、メモリセルのレイアウト・パ� ��ーンが不連続となる領域を抑制することに� ��り、メモリセルの形状ばらつきを抑制する� ��とが可能となる。よって、小面積かつ電気� ��性のばらつきの小さな、高速相変化メモリ� ��実現することができる。

 (実施の形態7)
 本発明の実施の形態7では、相変化メモリの 読出し動作における参照信号の発生に用いる 参照セルの実現方法を説明する。図19は、本� ��明の実施の形態7による相変化メモリの要部 ブロック図を示している。本実施の形態7の� �徴は、メモリセル・アレイMCAL、MCARの各々に おいて、各ビット線上に参照セルが配置され る点にある。この点に注目して、以下に本実 施の形態7による相変化メモリの構成を詳し� �説明する。

 図19における相変化メモリは、書換え回� �PRGM、センスアンプSA、読み書き回路選択回� �RWSEL、メモリセル・アレイMCAL、MCAR、マルチ� ��レクサMUXL、MUXRとで構成される。読み書き� �路選択回路RWSELは、書換え回路PRGM又はセン� �アンプSAの何れか一方を、共通データ線CDLL� �はCDLRとマルチプレクサMUXL又はMUXRを介して� �選択したビット線に接続する回路ブロック� �ある。マルチプレクサMUXLは、メモリセル・� ��レイMCALのビット線BL0L~BL7Lから一本を選択し て、共通データ船CDLLに接続する回路ブロッ� �である。同様に、マルチプレクサMUXRは、メ� ��リセル・アレイMCARのビット線BL0R~BL7Rから一 本を選択して、共通データ船CDLRに接続する� �路ブロックである。

 メモリセル・アレイMCAL、MCARは、図15に示 したメモリセル・アレイMCAU、MCAB、ソース・� ��ャントセル・アレイSSAに加えて、ワードド� ��イバ群WDB、参照セル・アレイRCAU、RCAB、参� �セル・ソース・シャントセルRSCとで構成さ� �る。このうち、参照セル・アレイRCAUは、ビ� ��ト線BL0R~BL3Rと参照ワード線RWLとの交点に配� ��された参照セルRC0~RC3で構成される。同様に 、参照セル・アレイRCABは、ビット線BL4R~BL7R� �参照ワード線RWLとの交点に配置された参照� �ルRC0~RC3で構成される。参照セルRC0~RC3の各々 は、例えば参照セルRC0のように、ビット線BL0 Rと接地電圧給電線との間に縦続接続されたNM OSトランジスタRTおよびCTとで構成される。ト ランジスタCTは、メモリセル内の選択トラン� ��スタと同じ構成である。参照ワード線は、� ��択されるメモリセルに応じて選択的に活性� ��される。トランジスタRTは、そのゲート長LR Tが選択トランジスタCTのゲート長LCTよりも長 くなるように設計されている。また、ゲート 電極に入力されるバイアス電圧VBIASは、図で� ��省略されている電源回路によって制御され� ��。バイアス電圧VBIAS給電線は、参照ワード� �RWLに平行に配置される。このような構成に� �り、所望の参照信号を発生するように、参� �セルの駆動電流を最適化することができる� �

 参照セル・ソース・シャントセルRSCは、� ��地電圧給電線と参照ワード線RWLとの交点に� ��置され、参照セルと同様にトランジスタRT� �CTとで構成される。参照セルとの違いは、ソ ース端子が参照ワード線RWLに平行な接地電圧 給電線と、ビット線に平行な接地電圧給電線 の双方に接続される点にある。このような接 続は、後述するレイアウトと断面図により容 易に理解することができる。

 図20(a)は、ビット線BL0Rにおけるメモリセ� ��MC00~MC70と参照セルRC0とのレイアウトを示し� ��図20(b)は断面構造を示している。参照セルRC 0は、メモリセルMC00~MC70を形成する活性化領� �AA0~AA3と同じ面積の活性化領域AA4上に形成さ� ��る。トランジスタCTのソース電極におけるn+ 拡散層102を、下部コンタクト(BC、131)と上部� �ンタクト(TC、132)を介して、凸型パターンの� ��一金属層(FM、110)に接続することにより、ト ランジスタCTのソース電極と参照ワード線に� ��行な接地電圧給電線とを接続する。トラン� ��スタRTのドレイン電極におけるn+拡散層102を 、同軸上に形成した下部コンタクト(BC、131)� �よび上部コンタクト(TC、132)と、第一金属層( FM、110)及び第一ビア(FV、130)を介して第二金� �層(SM、111)に接続することにより、トランジ� ��タRTのドレイン電極とビット線BLR0とを接続� ��る。

 図21(a)は、ソース・シャントセル・アレ� �SSAと参照セル・ソース・シャントセルRSCの� �イアウトを示し、図21(b)は断面構造を示して いる。参照セル・ソース・シャントセルRSCは 、前述の参照セルRC0~RC3の構造を基にしてい� �。さらに、第一ビア(FV、130)を介して、第一� ��属層と第二金属層とを接続することにより� ��トランジスタCTのソース電極とビット線に� �行に配置した接地電圧給電線とを接続する� �

 このような参照セル構造にすることによ� ��、メモリセル・アレイ内にメモリセルと同� ��ピッチで参照セルを形成することが可能と� ��り、メモリセルと参照セルの形状ばらつき� ��抑制することができる。よって、小面積か� ��電気特性のばらつきの小さな、メモリセル� ��アレイを形成することができる。また、参� ��セル・ソース・シャントセルRSCを用いるこ� ��により、参照セルにおけるソース線の配線� ��抗を低減することができる。さらに、書換� ��回路PRGMとセンスアンプSAを二つのメモリセ� ��・アレイMCAL、MCARで共有して、一方のメモ� �セル・アレイを読み出し用、他方のメモリ� �ル・アレイを参照信号発生用に使うことに� �り、所謂、開放型ビット線構成の読出し動� �を行うことができる。

 (実施の形態8)
 本発明の実施の形態8では、相変化メモリの 別のメモリセル及びメモリセル・アレイの書 換え動作を説明する。本発明の実施の形態8� �特徴は、特許文献3に記載されているように� ��モリセルを2T1R構成(2トランジスタ・1抵抗性 記憶素子)としたメモリアレイにおいて、動� �に応じてワード線の活性化時間を変える点� �ある。

 図22は、本発明による相変化メモリにお� �るメモリセル・アレイTMCAを示している。同� ��では、簡単のために8行8列に配置されたメ� �リセルTMC00~TMC77で構成される例が示されてい る。メモリセルは、例えばTMC00に示すようにN MOSトランジスタCT0、CT1と抵抗性記憶素子REと� ��構成される。抵抗性記憶素子REは、ビット� �BL0と二つのトランジスタCT0、CT1との間に挿� �される。二つのトランジスタCT0、CT1は、ワ� �ド線WL00、WL01で夫々制御される。また、トラ ンジスタCT0、CT1のソース電極は、隣接するメ モリセルにおけるトランジスタのソース電極 と夫々接続される。

 図23は、本実施の形態8によるメモリセル� ��動作を示している。同図では、メモリセルM C00に注目して、ワード線WL00、WL01とビット線B L0の動作電圧波形が示されている。図23(a)は� �二本のワード線を同時に活性化して、メモ� �セルに書換え電流ICELLを印加する動作を示し ている。ここで、書換え電流ICELLは、書換え� ��報に応じて印加されたビット線電圧BL0で制� ��される。抵抗性記憶素子を高抵抗にするリ� ��ット動作の場合は、大振幅かつ短時間のパ� ��スをビット線に印加する。一方、記憶素子� ��低抵抗にするセット動作の場合は、小振幅� ��つ比較的長時間のパルスをビット線に印加� ��る。このような、動作により、図2で述べた 動作を実現する。なお、相変化メモリは、フ ラッシュメモリで行われているような所謂消 去動作を必要としないので、同図に示すよう にリセットパルスやセットパルスを記憶情報 に応じて選択的に印加する動作が可能である 。このような動作により、書換え時間を短縮 することができる。

 図23(b)は、図23(a)の変形例である。セット 動作時に、非特許文献2に記載されているよ� �なビット線に徐冷パルスを印加する点に特� �がある。立ち下がり時間を長くすることに� �り、セル毎に最適な結晶化温度を実現する� �とが可能となり、セット後の抵抗のばらつ� �を抑制することができる。

 図23(c)は、別のワード線駆動方法の例で� �る。本動作の特徴は、ワード線WL00、WL01を二 段階に駆動してセット動作を行う点にある。 すなわち、第一の期間は、振幅の大きいパル スを印加して、一旦抵抗性記憶素子を融解す る。続く第二の期間は、振幅を抑制して、記 憶素子を結晶化に適した温度に保つ。このよ うな動作を行うことで、非特許文献3で述べ� �れているようなセット動作の高速化を実現� �ることができる。

 図23(d)は、さらに別のワード線駆動方法� �例である。本動作の特徴は、異なるタイミ� �グでワード線WL00、WL01を立ち下げる点にある 。すなわち、第一の期間は、二本のワード線 WL00、WL01を活性化することにより、如何なる� ��憶情報を書き込む場合においても、一旦、� ��憶素子を融解する。続く第二の期間は、一� ��のワード線WL00を立ち下げて、他方のワード 線WL01を活性化状態に保持する。このような� �制御により、セット動作におけるセル駆動� �流ICELLを抑制して、記憶素子を結晶化に適し た温度に保つことが可能となる。このように 、二値の電圧駆動でセル電流を制御すること により、簡単な回路構成で図23(c)と同様の効� ��を得ることができる。

 図23(e)は、さらに別のワード線駆動方法� �例である。本動作の特徴は、図23(d)に示した ワード線の制御と、第二の期間に図23(b)に示� ��たビット線への徐冷パルス印加を行う動作� ��組み合わせた点にある。このような制御に� ��り、セット動作の高速化と、セット後の抵� ��ばらつきの抑制の双方を実現することがで� ��る。

 図23(f)は、徐冷パルスに代えて、非特許� �献3に記載されているような二段のパルスを� ��ット線BL0に印加する動作の例である。この� ��合は、斜めパルスと同様にセル駆動電流ICEL Lを最適化できると共に、ビット線をアナロ� �的な駆動方法から3値駆動とすることによっ� ��、駆動回路の構成を簡単にできる。

 以上の構成と動作により、次の効果が得� ��れる。すなわち、図22に示すように素子分� �領域を排して2T1Rセルを形成することにより� ��選択トランジスタのゲート幅が大きなメモ� ��セルを小さな面積で実現することが可能と� ��る。また、図23に示したように、二本のワ� �ド線を個別に制御することにより、ワード� �の2値駆動によるセル電流の制御を実現する� ��とが可能となる。よって、簡単な回路構成� ��、高速かつ抵抗ばらつきの小さなセット動� ��を実現することができる。なお、これまで� ��説明では、一旦、記憶素子を融解してから� ��晶化を行うようなワード線やビット線の電� ��を制御する動作の例を述べてきた。しかし� ��書換え動作の原理は、これに限らず、種種� ��変形例がありうる。例えば、記憶素子の組� ��や形状によっては、融解せずに、一旦、結� ��核生成に最適な温度に上げてから、結晶成� ��が最速となるような温度に下げる書換え動� ��もあり得る。この場合も、本実施例の書換� ��方式を用いて書換え電流を制御することに� ��り、所望の書換え動作を簡便に実現するこ� ��が可能となる。

 (実施の形態9)
 本発明の実施の形態9では、実施の形態8で� �べた2T1R構成の相変化メモリセルにおけるバ� ��ファセル構造を説明する。本バッファセル� ��特徴は、実施の形態1で述べたように、メモ リアレイの周囲に配置した構造体から、抵抗 性記憶素子上のコンタクトが取り除かれてお り、抵抗性記憶素子とビット線との接続が断 たれている点にある。

 図24は、本発明による相変化メモリにお� �るメモリセル・アレイTMCAとバッファセル・� ��レイYLTBCA、YRTBCAを示している。メモリセル� ��アレイTMCAは、図22に示したものと同一であ� ��、簡単のために8行8列に配置されたメモリ� �ルTMC00~TMC77で構成される例が示されている。 バッファセル・アレイYLTBCA、YRTBCAは、1行8列� ��配置されたバッファセルTBC0~TBC7で構成され� ��。バッファセルTBC0~TBC7の各々は、メモリセ� ��と同様に、二つのトランジスタCT0、CT1と抵� ��性記憶素子REとで構成される。また、先に� �べたように、記憶素子REとビット線との接続 が断たれている。

 図25(a)は、ビット線BL0におけるメモリセ� �MC00~MC70と、その両端に配置されるバッファ� �ルTBC0とのレイアウトを示し、図25(b)はAA’切 断面における断面構造、図25(c)はBB’切断面� �おける断面構造を示している。これらのセ� �は、ビット線方向に素子分離用の絶縁体が� �成されることなく、一つの活性領域パター� �AA上に形成される点に特徴がある。抵抗性記 憶素子(RL、120)は、その長手方向がワード線� �平行になるように配置される。

 AA’断面において、メモリセル内の抵抗� �記憶素子は、上部コンタクト(TC、132)及び第� ��金属層(FM、110)、第一ビア(FV、130)を介して� �第二金属層(SM、111)で形成されたビット線BL0� ��接続される。一方、バッファセル・アレイY LTBCA、YRTBCAにおけるバッファセルTBC0では、抵 抗性記憶素子上のコンタクトが取り除かれて おり、ビット線との接続が断たれている。

 BB’断面において、メモリセル内の抵抗� �記憶素子は、下部コンタクト(BC、131)を介し� ��、トランジスタCT0、CT1のドレイン電極に相� ��する活性化領域(AA、102)に接続される。また 、トランジスタCT0、CT1のソース電極に相当す る活性化領域(AA、102)が、下部コンタクト(BC� �131)、上部コンタクト(TC、132)を介して、第一 金属層(FM、110)で形成された接地電圧給電線� �接続される。バッファセル・アレイYLTBCA、YR TBCAにおけるバッファセルTBC0の構造も、メモ� ��セルに同様である。

 このような構成とすることにより、バッ� ��ァセルから上部コンタクトを排除した構成� ��することにより、実施の形態1で述べたよう に上部コンタクト形成時における、カルコゲ ナイド膜301が暴露、昇華の心配がない。よっ て、製造装置の汚染を防ぐことが可能となり 、生産スループットが改善される。

 なお、図24では、説明を簡単にするため� �、バッファセルをビット線の両端に配置し� �構成を示した。しかし、実施の形態1で説明� ��たように、上部コンタクト孔の合わせずれ� ��、層間絶縁膜厚の不均一領域は、ワード線� ��両端にも生じることがある。この場合は、� ��ット線と同様に、ワード線の両端にもバッ� ��ァセルを配置することにより、カルコゲナ� ��ド膜の暴露、昇華を回避することができる� ��また、実施の形態2の図10で述べたように、� ��ッファセルのさらに外側に上部コンタクト� ��配置することにより、メモリセルの形状ば� ��つき起因の電気特性ばらつきを抑制するこ� ��ができる。

 (実施の形態10)
 本発明の実施の形態10では、2T1R構成の相変� ��メモリセルの別のバッファセル構造及びメ� ��リセル・アレイを説明する。本実施の形態1 0の特徴は、実施の形態3の図11~図13に示した� �うに、バッファセルから抵抗性記憶素子REを 取り除いた点にある。図26は、本発明の実施� ��形態10による相変化メモリにおけるバッフ� �セル・アレイYLTBCA、YRTBCAの別の例を示して� �る。メモリセル・アレイTMCAは、図24と同様� �構成である。バッファセル・アレイYLTBCA、YR TBCAは、選択トランジスタCT0、CT1からなるバ� �ファセルTBC0~TBC7で構成される。

 図27(a)は、ビット線BL0におけるメモリセ� �MC00~MC70と、その両端に配置されるバッファ� �ルTBC0とのレイアウトを示し、図27(b)はAA’切 断面における断面構造、図27(c)はBB’切断面� �おける断面構造を示している。これらのセ� �は、図25に示した構造と同様に、一つの活性 領域パターンAA上に形成される。また、抵抗� ��記憶素子(RL、120)は、その長手方向がワード 線に平行になるように、メモリセルMC00~MC70の みに配置される。

 AA’断面において、メモリセル内の抵抗� �記憶素子は、上部コンタクト(TC、132)及び第� ��金属層(FM、110)、第一ビア(FV、130)を介して� �第二金属層(SM、111)で形成されたビット線BL0� ��接続される。一方、バッファセル・アレイY LTBCA、YRTBCAにおけるバッファセルTBC0では、抵 抗性記憶素子が取り除かれ、第一金属層(FM、 110)の上下にメモリセルと同様に上部コンタ� �ト(TC、132)と第一ビア(FV、130)が形成される。

 BB’断面において、メモリセル内の抵抗� �記憶素子は、下部コンタクト(BC、131)を介し� ��、トランジスタCT0、CT1のドレイン電極に相� ��する活性化領域(AA、102)に接続される。また 、トランジスタCT0、CT1のソース電極に相当す る活性化領域(AA、102)が、下部コンタクト(BC� �131)、上部コンタクト(TC、132)を介して、第一 金属層(FM、110)で形成された接地電圧給電線� �接続される。バッファセル・アレイYLTBCA、YR TBCAにおけるバッファセルTBC0の構造も、メモ� ��セルに同様である。このような構成とする� ��とにより、実施の形態8と同様の効果を得る ことができる。

 なお、図26では、説明を簡単にするため� �、バッファセルをビット線の両端に配置し� �構成を示した。しかし、実施の形態3で説明� ��たように、上部コンタクト孔の合わせずれ� ��、層間絶縁膜厚の不均一領域は、ワード線� ��両端にも生じることがある。この場合は、� ��ット線と同様に、ワード線の両端にもバッ� ��ァセルを配置することにより、カルコゲナ� ��ド膜の暴露、昇華を回避することができる� ��また、実施の形態4の図14で述べたように、� ��ッファセルのさらに外側に抵抗性記憶素子� ��配置することにより、メモリセルの形状ば� ��つき起因の電気特性ばらつきを抑制するこ� ��ができる。

 以上、本発明者によってなされた発明を� ��の実施の形態に基づき具体的に説明したが� ��本発明は前記実施の形態に限定されるもの� ��はなく、その要旨を逸脱しない範囲で種々� ��更可能であることはいうまでもない。また� ��前記実施の形態1~10をそれぞれ適宜組み合わ せてもよい。

 例えば、バッファセルの規模は、製造装� ��の性能に応じて変更可能である。これまで� ��、センスアンプ並びにワードドライバ群と� ��間に2セルずつ配置する構成を示したが、1� �ルずつ配置する構成も可能である、この場� �は、より小さなメモリセル・アレイを実現� �ることができる。一方、上部コンタクト孔� �合わせずれが広範囲に渡っていたり、層間� �縁膜が広範囲に渡って薄くなっていたりす� �場合は、バッファセルの個数を多くするこ� �により、カルコゲナイド膜の暴露、昇華を� �避することができる。

 また、これまでは、抵抗性記憶素子がカ� ��コゲナイド膜を有する相変化メモリを例に� ��本発明の実施例を説明してきたが、抵抗性� ��憶素子は、これに限定されない。例えば、� ��性体材料を用いるMRAMやRRAMにも適用するこ� �ができて、相変化メモリと同様に抵抗性記� �素子の暴露や昇華を回避することができる� �