以下、本発明の最良の実施形態について� ��実施の形態の図面を参照して詳細に説明す� ��。

 (実施の形態1)
 図1は、本発明に係る半導体装置の製造方法 を用いて作製した半導体装置の実施の形態1� �説明する要部断面図である。図1に示した半� ��体装置は絶縁基板1上に形成したボトムゲー ト型のTFTである。このTFTは、概略、ゲート電 極2の上に設けた半導体膜4と、半導体膜4上に チャネルで離間配置されたソース電極配線6a� ��ドレイン電極配線6bで構成される。以下、� �の構造を詳しく説明する。

 表面の一部にゲート電極配線2を加工した 絶縁基板1上にゲート絶縁膜3が形成されてお� ��、このゲート絶縁膜3のTFT形成領域に半導体 膜4が形成されている。この半導体膜4は、チ� ��ネル部を拡大して示したように、ゲート絶� ��膜3上に形成した例えばアモルファスSiから� ��る半導体膜の一部4aと、半導体膜の一部4a上 に形成した例えばSiGeから成る半導体結晶核4b と、半導体結晶核4b上に形成した例えばSiGeか ら成る半導体膜4cから構成されている。

 さらに、半導体膜4の一方の端部にはソース 領域のn ⁺ シリコン膜5aとソース電極配線6aが形成され� �おり、また、もう一方の端部にはドレイン� �域のn ⁺ シリコン膜5bとドレイン電極配線6bが形成さ� �ている。ソース電極配線6aとドレイン電極配 線6b上にはさらに保護絶縁膜7と層間絶縁層8� �堆積されている。さらに、ドレイン電極配� �6bと接続する画素電極9が形成されている。

 次いで、図1の構造を有するTFTの製造工程 を図2Aから図2Eにより説明する。なお、これ� �の図は製造工程のうち主要なものを示した� �のである。まず、例えばガラスからなる絶� �基板1の上にゲート電極配線2を形成する。配 線材料としては、Nb、Mo、W、Ta、Cr、Ti、Fe、Ni 、Co等の金属やそれらの合金、及びそれらの� ��層膜を用いることができる。または、プロ� ��スの上限温度を低下させられることから、A lやCu等の低抵抗金属を用いることも可能であ る。これらの膜は、スパッタリング法で形成 することができる。本実施の形態ではAlNd合� �膜を用いている。膜厚は200nmとしている。次 に、ホトリソグラフィーを用いて、ゲート電 極配線パターン2に加工する。

 この後、基板上へのゲート絶縁膜3の形成 を行う。絶縁膜材料としては、SiO、SiN、SiON� �を用いることができる。これらの膜は、プ� �ズマCVD法またはスパッタリング法などで成� �できる。あるいは、プラズマ酸化、光酸化� �どを併用してもよい。本実施の形態では、� �ラズマCVD法によって、標準的な条件でTEOSを� ��いて形成したSiO膜を膜厚100nm形成している� �以上により、図2Aに示す構造を得る。

 次いで、ゲート絶縁膜3上に半導体膜4aを� ��積する。半導体膜4aとしては、例えばアモ� �ファスSi膜や微結晶Si膜とするのが好適であ� ��。ここで、微結晶膜とは、結晶成分とアモ� ��ファス成分が混在しており、結晶粒径が1~30 nm程度となっている膜のことである。半導体� ��4aの成膜は、例えば、プラズマCVD法により� �施すればよい。成膜温度は室温以上を用い� �ことが可能であるが、TFT製造のスループッ� �を向上するには一定以上の成膜速度の確保� �必要であることから200°C以上とするのが望� �しく、一方、ゲート電極配線2におけるヒロ� ��クやボイドの発生を抑制するために450°C以� ��とするのが好適である。

 半導体膜4aの膜厚は、この後に行う半導体� �晶核4bの形成時において、半導体結晶核4bと� ��の周辺以外では膜がエッチング除去される� ��が望ましいことから、50nm以下とするのが好 適である。また、TFTのオフ電流増大に起因す るSi原子の未結合手を終端するために、アモ� ��ファスSi膜や微結晶Si膜には、水素が1×10 ¹⁹ cm ^-3 以上、1×10 ²² cm ^-3 以下含まれていることが望ましい。以上から 、水素化アモルファスSi膜を成膜するには、� ��えばプラズマ周波数13.56MHzを用い、水素希� �した10%のモノシラン(SiH ₄ )を100sccm供給し、基板温度200℃、ガス圧力133P aと設定すればよい。また、微結晶Si膜を成膜 するには、例えばプラズマ周波数13.56MHzを用� ��、フッ化シラン(SiF ₄ ):H ₂ =3:1、基板温度250℃、ガス圧力40Paの条件を用� ��ることが可能である。以上により、図2Bに� �す構造を得る。

 この後、半導体膜4a上に半導体結晶核4bと 半導体膜4cの形成を行う。図2Bの破線で囲ま� �た領域におけるそれらの膜の形成過程につ� �て図2Cを用いて説明する。

 半導体結晶核4bの形成には反応性熱CVD法を� �用し、材料にはSiGeを選択するのが好適であ� ��。この場合、反応性熱CVD法では半導体水素� ��ガスとハロゲン化ガスによる酸化還元反応� ��利用することから、供給する原料ガスには� ��導体水素化ガスとしてSi _n H _2n+2 (n>1)、ハロゲン化ガスとして例えばGeF ₄ を使用すればよい。ただし、反応性熱CVD法の 成膜では酸化還元反応だけでなく原料ガスの 熱分解が影響を及ぼすことから、より低温で の成膜を実現するには例えば熱分解温度の低 いSi ₂ H ₆ の使用が望ましい。

 また、半導体水素化ガスとハロゲン化ガス� ��組み合わせは、例えばシラン類、及びゲル� ��ン(GeH ₄ )とF ₂ 、さらにGeH ₄ とSiF ₄ 等でも可能であるが、低い核形成温度、一定 以上の核形成レート、ガスの使用コスト等を 考慮すると、Si ₂ H ₆ とGeF ₄ の組み合わせが好都合である。流量比はSi ₂ H ₆ が1に対してGeF ₄ は例えば0.005~2とすればよい。

 また、反応性熱CVD法では、結晶核を一定以� ��の形成レートで発生させるために10Paから100 00Pa程度の成膜圧力を確保すべく、成膜中に� �例えばHe、Ar、H ₂ といったキャリアガスを導入する。これらの 中で例えばHeを選択すれば、Si ₂ H ₆ とHeの流量比としては例えば1:10~5000と設定す� ��ば好適である。また、成膜温度は、核形成� ��生じる300°C以上とし、結晶核中からのH脱離 を抑制するため、450℃以下とすれば好適であ る。

 以上から、例えばSi ₂ H ₆ 流量:0.5sccm、GeF ₄ 流量:0.5sccm、He流量:1000sccm、基板温度400℃、� �圧1300Paという成膜条件のもとで、例えばア� �ルファスSi膜からなる半導体膜4a上に反応性� ��CVD成膜を開始すると、半導体膜4aの表面の� �部にはSiGeからなる初期核が発生する。また� ��GeF ₄ の供給により、アモルファスSi膜の一部では� ��面から結晶化が起こる。

 一方、この温度ではGeF ₄ に含まれていたFがSiとの結合によりSiF ₄ となって表面から脱離することから、核発生 と同時に初期核の形成領域とその周辺を除い た半導体膜4aではエッチングが生じる(図2C(a)) 。この後、初期核をシードとしてSiGeが結晶� �長するとともに半導体膜4aのエッチングが進 むと、SiGe結晶の成長領域以外ではゲート絶� �膜3の表面が露出するようになる。この結果� ��アイランド状に残存した半導体膜4aの表面� �SiGe結晶が取り囲んだ半導体結晶核4bが形成� �れる(図2C(b))。ここで、半導体結晶核4bは、� �り合うもの同士が離れている場合を示した� �接触していても構わない。結晶核の大きさ� �、後ほど成膜する半導体膜4cで良好な結晶性 を実現するために10nm以上であることが望ま� �く、一方、表面凹凸の増大を抑制するため� �100nm以下であることが好ましい。

 また、半導体結晶核としてはGeだけから成� �ものを形成しても構わない。この後、引き� �いて成膜を実施すると、SiGeは絶縁膜上に殆� ��堆積せずに半導体結晶上に結晶成長するこ� ��から、半導体結晶核4bをシードとして選択� �長した多結晶からなる半導体膜4cが形成され る(図2C(c))。ここで、多結晶膜とはほぼ結晶� �分からなる膜のことで、膜中の結晶粒径は30 nm程度以上となっている。半導体膜4cの成膜� �件は半導体結晶核4bのものと全く同じでも良 い。しかし、Geの組成比が小さくてもSiGe膜で あれば選択成長が可能であることから、例え ばSi ₂ H ₆ 流量のみを増やして1.5sccmと変化させても構� �ない。また、後ほどTFTのソース・ドレイン� �成においてエッチングを実施するが、それ� �よってTFT特性を維持できないほど薄い膜と� �るのを回避するため、半導体膜4cの膜厚は、 半導体結晶核4bの膜厚と併せて100~300nmとなる� ��うに調整するのが好適である。

 半導体膜4中におけるGe組成比プロファイル� ��、例えば図3のようになっている。このプロ ファイルは、図2C(c)に示したa-a’間の点線部� ��におけるものである。ここで、半導体結晶� ��4bは上記の成膜条件1で形成しており、半導� ��膜4cの形成条件はSi ₂ H ₆ 流量を1.5sccmとし、他は成膜条件1と同じであ� ��。アモルファスSiあるいは微結晶Siからなる 半導体膜4a中にGeは入っていないが、SiGeから� ��る半導体結晶核4b中には50%程度のGe組成比が 含まれる。さらに、SiGeからなる半導体膜4c中 ではGe組成比は20%程度となっている。

 このように、本実施の形態の半導体装置の� ��造方法では、半導体結晶核4b中においてGe組 成比が高くなる傾向にある。この理由は、核 形成温度を450°C以下としていることから、GeF ₄ に比べてSi ₂ H ₆ の熱分解が進まず、半導体結晶核4b中にSiが� �り込まれにくいからである。なお、このGe組 成比プロファイルは、反応性熱CVD法による膜 形成を実施していれば、以下の実施の形態に おける半導体膜中でも同様となる。また、半 導体結晶核4b、及び半導体膜4c中のGe組成比は 上記の値に限定されることはなく、原料ガス の例えばSi ₂ H ₆ とGeF ₄ の流量比や成膜温度の調整により、種々の値 に制御することが可能である。以上により、 図2Cに示す構造を得る。

 次いで、半導体膜4上に、コンタクト層とな るn ⁺ Si膜5をプラズマCVD法により形成する。膜形成 では、例えば水素化アモルファスSiからなる� ��導体膜4aの条件を用い、追加でn型のドーピ� ��グガスとしてホスフィン(PH ₃ )、またはその水素希釈ガス(PH ₃ /H ₂ )を供給すれば良い。ドーピング濃度は低抵� �なコンタクト層を形成するために1×10 ¹⁷ cm ^-3 以上とし、またドーパント原子のクラスタリ ングや偏析による結晶性の悪化と高抵抗化を 抑制するために1×10 ²² cm ^-3 以下とすることが望ましい。さらに、膜厚は コンタクトとして40nm程度が好適である。こ� �後、ホトリソグラフィーを用いてn ⁺ Si膜5、半導体膜4からなる積層膜を島状に加� �する。以上により、図2Dに示す構造を得る。

 次いで、積層膜を加工した基板上への金� ��膜の堆積を行う。この材料としては、Nb、Mo 、W、Ta、Cr、Ti、Fe、Ni、Co等やこれらの合金� �及びそれらの金属の積層膜を用いることが� �能である。または、プロセスの上限温度を� �下させられることから、AlやCu等の低抵抗金� ��を用いることも可能である。これらの膜は� ��スパッタリング法で形成することができる� ��本実施の形態ではAlNd合金/Cr積層膜を用いて いる。膜厚は200/50nmとしている。この後、ホ� ��リソグラフィーを用いて、ソース電極配線� ��ターン6a、ドレイン電極配線パターン6bに加 工する。

 さらに、この後、ソース電極配線6a、ドレ� �ン電極配線6bをマスクとしてTFTのチャネルと なる領域上のn ⁺ Si膜5と半導体膜4の表面側の一部をエッチン� �して、コンタクト層5a、5bを形成する。以上� ��より、図2Eに示す構造を得る。

 次に、ソース電極配線6a、ドレイン電極� �線6b上に、SiN膜からなる保護絶縁膜7をプラ� �マCVD法で形成する。膜厚は例えば500nmであれ ば好適である。

 次いで、保護絶縁膜7上に例えば有機樹脂 から成る層間絶縁層8を形成し、この後、ホ� �リソグラフィーを用いて層間絶縁層8と保護� ��縁膜7のドレイン電極配線6bの形成領域にコ� ��タクトホールを設ける。

 最後に、例えばAl膜をスパッタリング法� �堆積し、ホトリソグラフィーを用いて加工� �ることにより画素電極9を形成する。画素電� ��9には例えば反射金属膜や透明導電膜を用い ることが可能であり、膜厚は100nmが好適であ� ��。以上により、図1に示すボトムゲート型TFT が完成する。

 本実施の形態のTFTでは、ゲート絶縁膜3上 にアモルファスSi、または微結晶Siからなる� �導体膜4aが残存しているが、隣り合う同膜の 間には半導体結晶核4b及び多結晶から成る半� ��体膜4cが形成されており、さらにゲート絶� �膜上の専有領域として半導体膜4aよりも半導 体結晶核4bと半導体膜4cを併せた方を大きく� �ることが可能であることから、本実施の形� �のTFTでは、既存のアモルファスSi-TFTや、通� �のプラズマCVD法による成膜で形成した多結� �Siを有するTFTを大きく上回る性能が達成され る。

 本実施の形態に示した半導体製造の製造� ��法を用いれば、ゲート絶縁膜3上に予め半導 体膜4aを形成していることから、反応性熱CVD� ��による半導体結晶核4bの形成が450°C以下と� �う低温でも実現可能である。このような低� �温度ならば、TFTの半導体層中における欠陥� �はH終端が維持されやすい。よって、例えば� ��フリーク電流が発生しにくくなることから� ��良好なTFT特性を実現することが可能となる� ��

 また、450°C以下での半導体結晶の核形成� ��可能とする本実施の形態に示した半導体装� ��の製造方法を用いれば、ガラス基板は軟化� ��ず、また金属膜にヒロックやボイドが発生� ��る可能性は小さい。従って、電極用配線膜� ��ダメージに伴う配線抵抗の増大が抑制され� ��ことから、良好な特性を有するTFTを作製で� ��るという利点がある。

 また、450°C以下の低温で反応性熱CVD成膜� ��実施すれば、より高い温度で成膜するのに� ��べて、各半導体結晶核4bのサイズが揃いや� �くなる。そのため、低温形成した半導体結� �核4b上では、多結晶の半導体膜4cにおける結� ��粒のサイズが均一化する。よって、本実施� ��形態における半導体装置の製造方法は、閾� ��電圧バラツキの小さい画素TFTを大面積ガラ� ��基板上に形成するのに適しており、故に大� ��OLEDディスプレイの開発に好適である。

 また、シラン系の原料ガスとGeF ₄ の反応では、Ge核は低温形成されやすい。よ� ��て、本実施の形態の半導体装置の製造方法� ��おける半導体結晶核4bはGeを少なくとも含ん でいることから、450°C以下のような低温で核 形成が可能である。

 さらに、半導体膜4cにおいてもGeを含有さ せれば、同膜を半導体膜4aのエッチング除去� ��た領域に殆ど形成させずに、半導体結晶核4 bとその周辺に選択的に結晶成長させること� �できる。これにより、半導体膜4cにおいてTFT 特性確保に十分な結晶性が得られるという利 点がある。

 (実施の形態2)
 本発明の実施の形態2として、OLEDへの適用� �を、図4を用いて説明する。まず、実施の形� ��1と同様な方法で、ボトムゲート型TFTを形成 する。次に、図4に示すように画素電極9上に� ��OLEDの電荷輸送層10、発光層11、電荷輸送層12 を蒸着法などにより形成する。さらに、透明 導電膜からなる上部電極13を蒸着やスパッタ� ��ング法などで形成してから封止層14を形成� �ると、図4に示すOLED表示装置が完成する。

 実施の形態1において説明したように、本 願発明の製造方法によって大面積基板に形成 したTFTでは閾値電圧バラツキが小さくなる。 これにより、OLEDの発光層に流れる電流が厳� �に制御されて各画素の輝度バラツキが抑制� �れることから、本実施の形態のOLEDでは大型� ��ネルへの適用且つ高画質化を実現すること� ��可能である。

 (実施の形態3)
 本発明の実施の形態3として、液晶表示装置 への適用例を、図5を用いて説明する。まず� �実施の形態1と同様な方法で、ボトムゲート� ��TFTを形成する。なお、画素電極9として、透 明導電膜を用いている。具体的には、ITO膜を スパッタリング法で形成し、ホトリソグラフ ィーを用いて加工したものである。膜厚は70n mが好適である。次に、図5に示すように、画� ��電極9上に配向膜20を形成している。次に、� ��ラーフィルタ層21、オーバーコート層22、ITO 膜からなる対向電極23、配向膜24を順番に形� �した対向基板25を、スペーサ26を介して張り� ��わせている。これに液晶27を封入すると、� �5に示す液晶表示装置が完成する。

 実施の形態1において説明したように、本 願発明の製造方法によって形成したTFTではオ フリーク電流が発生しにくいことから、液晶 ディスプレイの画素駆動に適用した場合にお いてもリーク電流が小さく、高画質の映像を 得ることが可能である。

 (実施の形態4)
 本発明に係る半導体装置の製造方法を用い� ��作製した半導体装置の実施の形態4を図6に� �って説明する。実施の形態4が実施の形態1と 違う点は、ボトムゲート型TFTに形成している 半導体膜の層構成である。

 実施の形態1のTFTと同様に、絶縁基板101上の 一部にゲート電極配線102を形成しており、さ らにゲート絶縁膜103を堆積している。このゲ ート絶縁膜103のTFT形成領域には半導体膜104を 形成している。この半導体膜104は、半導体膜 104aと、半導体膜104aの周囲に形成した半導体� ��晶核104bと、半導体結晶核104b上に形成した� �導体膜104cと、さらに半導体膜104dから成って いる。さらに、ソース領域のn ⁺ シリコン膜105aとソース電極配線106a、また、� ��レイン領域のn ⁺ シリコン膜105bとドレイン電極配線106bを形成� ��ている。ソース電極配線106aとドレイン電極 配線106b上にはさらに保護絶縁膜107と層間絶� �層108を堆積している。さらに、ドレイン電� �配線106bと接続する画素電極109を形成してい� ��。

 以下に、図6の構造を有するTFTの製造工程 を説明する。まず、絶縁基板101上へのゲート 電極配線102とゲート絶縁膜103の形成は実施の 形態1と同様に実施すればよいので説明は省� �する。

 また、次のゲート絶縁膜103上への半導体� ��104a、半導体結晶核104b、半導体膜104cの順次� ��成も、実施の形態1における半導体膜4a、半� ��体結晶核4b、半導体膜4cと同じ材料、膜質、 形成方法・条件を用いればよい。

 次いで、半導体膜104c上に半導体膜104dを� �長させる。膜材料は例えば水素を含む非晶� �Si、あるいは微結晶Si、あるいは多結晶Siが� �い。また、プラズマCVD法により膜形成でき� �ば好適である。成膜条件としては、例えば� �晶質Siを成膜するならば、実施の形態1の半� �体膜4aを形成するときに用いたものと同等で よい。また、半導体膜104として200nm程度とな� ��ように、半導体膜104dの膜厚を調整するのが 望ましい。

 以下、ソース領域のn ⁺ シリコン膜105aおよびドレイン領域のn ⁺ シリコン膜105bを堆積する工程から、画素電� �109の形成までは、実施の形態1で示した同じ� ��程の材料、条件を同様に使用すればよいの� ��、ここでは説明を省略する。以上により、� ��6に示す構造を得る。

 本実施の形態によれば、例えば水素を含� ��非晶質Siからなる半導体膜104dを形成してい� ��。このため、水素含有量の少ない半導体結� ��核104b、及び半導体膜104cを用いた場合にお� �ても、高水素含有半導体膜104dからの水素供� ��により、半導体結晶核104b、及び半導体膜104 cにおける結晶欠陥の水素終端化に必要な水� �濃度を確保することができる。よって、実� �の形態1のTFTに比べ、チャネル部の界面準位� ��低減され、移動度が高く、閾値電圧シフト� ��少ない、良好な特性のTFTを作製することが� ��能となる。

 (実施の形態5)
 本発明に係る半導体装置の製造方法を用い� ��作製した半導体装置の実施の形態5を図7に� �って説明する。実施の形態5が実施の形態1と 違う点は、半導体装置がトップゲート型TFTと なっている点である。絶縁基板31上に下地絶� ��膜となるSiN膜32とSiO膜33を形成しており、SiO 膜33のTFT形成領域には半導体膜34を形成して� �る。この半導体膜34は、SiO膜33上に形成した� ��えばアモルファスSiから成る半導体膜34aと� �半導体膜34a上に形成した例えばSiGeから成る� ��導体結晶核34bと、半導体結晶核34b上に形成� ��た例えば多結晶SiGeから成る半導体膜34cから 構成している。

 さらに、半導体膜34の上部にはゲート絶� �膜35とゲート電極配線36を形成している。ま� ��、ゲート電極配線36の下部を除く半導体層34 にはコンタクト領域37、38を形成している。� �上を形成した基板上には層間絶縁層39を堆積 しており、コンタクト領域37、38上にはさら� �コンタクトホールを開口している。これら� �開口部にはソース電極配線40とドレイン電極 配線41を埋め込んでいる。さらに、これらの� ��線上と層間絶縁層39上に保護絶縁膜42を堆積 しており、ドレイン電極配線41上にはコンタ� ��トホールを開口し、画素電極43を形成して� �る。

 以下に、図7の構造を有するTFTの製造工程 を説明する。まず、例えばガラスからなる絶 縁基板31の上に、下地絶縁膜となるSiN膜32とSi O膜33を形成する。成膜方法には、プラズマCVD 法またはスパッタリング法等の利用が可能で ある。次いで、SiO膜33上にTFTの半導体層34の� �部となる半導体膜34aを堆積する。半導体膜34 aは、例えばアモルファスSi膜や微結晶Si膜と� ��るのが好適であり、成膜方法や条件は、実� ��の形態1で示した半導体膜4aで用いたものと� ��様でよい。

 この後、半導体膜34a上に、さらにTFTの半� ��体層34の一部として半導体結晶核34bと半導� �膜34cを形成する。これらの形成方法や成膜� �件、さらに結晶核と膜の形成過程やGe組成比 プロファイル等は、実施の形態1の半導体結� �核4bと半導体膜4cの形成時に示したものと同� ��でよい。次いで、成膜した半導体層34を、� �トリソグラフィーを用いて島状に加工する� �

 次に、SiO膜33と半導体膜34上にゲート絶縁 膜35を形成する。同膜の材料としては、SiOやS iN等が好適である。これらの材料の膜はプラ� ��マCVD法またはスパッタリング法などによっ� ��成膜すればよい。あるいは、プラズマ酸化� ��光酸化等を併用することも可能である。よ� ��て、ゲート絶縁膜35としては、例えばTEOSを� ��いたプラズマCVD法により形成した膜厚100nm� �SiO膜を適用する。

 引き続いて、ゲート絶縁膜35上に配線膜� �堆積する。同膜の材料としては、Si、Geやそ� ��合金、Nb、Mo、W、Ta、Cr、Ti、Fe、Ni、Co等の� �属やそれらの合金、及びそれらの積層膜を� �択するのが好適である。さらに、AlやCu等の� ��抵抗金属を用いることも可能である。これ� ��の膜は、スパッタリング法で形成すればよ� ��。よって、配線膜には、例えば膜厚200nmのNb 膜を適用する。この後、この配線膜をホトリ ソグラフィーによって加工し、ゲート電極配 線パターン36を形成する。

 さらに、ゲート電極配線パターン36をマ� �クとして、イオン打ち込み法により、ゲー� �絶縁膜35越しに半導体層34の一部にPまたはB� �注入し、コンタクト領域37、38を形成する。

 この後、以上を形成した基板上に層間絶� ��層39として、SiO膜あるいはSiN膜を、プラズ� �CVD法またはスパッタリング法で形成する。� �って、層間絶縁層39には、例えばTEOSを用い� �プラズマCVD法により形成した膜厚300nmのSiO膜 を適用する。

 次に、コンタクト領域37上と38上の層間絶 縁層39にコンタクトホールを開口し、この開� ��部の内部と層間絶縁層39上に配線膜を堆積� �る。この膜の材料としては、Nb、Mo、W、Ta、C r、Ti、Fe、Ni、Co等の金属やそれらの合金、及 びそれらの積層膜を選択するのが好適である 。さらに、AlやCu等の低抵抗金属を用いるこ� �も可能である。これらの膜は、スパッタリ� �グ法で形成すればよい。よって、配線膜に� �、例えば膜厚200nmのCr膜を適用する。この後� ��この配線膜をホトリソグラフィーによって� ��工し、ソース電極配線40、ドレイン電極配� �41を形成する。

 次に、層間絶縁層39、ソース電極配線40、 ドレイン電極配線41上に保護性絶縁膜42を形� �する。同膜には、例えばプラズマCVD法によ� �形成した膜厚500nmのSiN膜を適用する。

 次いで、ドレイン電極配線41上の保護絶� �膜42にコンタクトホールを開口し、この開口 部の内側と保護絶縁膜42上に配線膜を堆積す� ��。この膜の材料としては、反射金属膜やITO� ��IZO、ZnO等の透明導電膜を選択するのが好適� ��ある。よって、スパッタリング法で形成し� ��膜厚100nmのCr膜を適用する。この後、この配 線膜をホトリソグラフィーによって加工し画 素電極43を形成すると、図6に示す構造のTFTが 完成する。

 本実施の形態のようなトップゲート型TFT� ��は、半導体膜34の表面側に成膜された多結� �からなる半導体膜34cにチャネル部分が形成� �れることから、移動度が高く閾値電圧バラ� �キの少ないTFTを実現しやすい。よって、本� �発明の半導体装置の製造方法は、実施の形� �1のボトムゲート型TFTだけでなく、本実施の� ��態のようなトップゲート型TFTの作製に適用� ��るのに好都合である。

 (実施の形態6)
 本発明の実施の形態6として、OLEDへの適用� �を、図8を用いて説明する。まず、例えば実� ��の形態5と同様な方法で、トップゲート型TFT を形成する。次に、図8に示すように、画素� �極43上に、OLEDの電荷輸送層70、発光層71、電� ��輸送層72を蒸着法などにより形成する。さ� �に、透明導電膜からなる上部電極73を蒸着や スパッタリング法などで形成してから封止層 74を形成すると、図8に示すOLED表示装置が完� �する。

 実施の形態5の製造方法によって大面積基 板に形成したTFTでは閾値電圧バラツキが小さ くなる。これにより、OLEDの発光層に流れる� �流が厳密に制御されて各画素の輝度バラツ� �が抑制されることから、本実施の形態のOLED� ��示装置では大型パネルへの適用且つ高画質� ��を実現することが可能である。

 (実施の形態7)
 本発明の実施の形態7として、液晶表示装置 への適用例を、図9を用いて説明する。まず� �実施の形態5と同様な方法で、トップゲート� ��TFTを形成する。なお、画素電極43として透� �導電膜を用いている。具体的には、ITO膜を� �パッタリング法で形成し、ホトリソグラフ� �ーを用いて加工したものである。膜厚は70nm� ��好適である。次に、図9に示すように、画素 電極43上に配向膜120を形成している。次に、� ��ラーフィルタ層121、オーバーコート層122、I TO膜からなる対向電極123、配向膜124を順番に� ��成した対向基板125を、スペーサ126を介して� ��り合わせている。これに液晶127を封入する� ��、図9に示す液晶表示装置が完成する。

 実施の形態5の製造方法によって形成した TFTではオフリーク電流が発生しにくいことか ら、液晶ディスプレイの画素駆動に適用した 場合においてもリーク電流が小さく、高画質 の映像を得ることが可能である。

 (実施の形態8)
 本発明に係る半導体装置の製造方法を用い� ��作製した半導体装置の別の実施形態を図10� �よって説明する。実施の形態5と違うのは、� ��ップゲート型TFTに形成している半導体結晶� ��の形成の仕方と半導体膜の材料である。

 実施の形態5のTFTと同様に、絶縁基板81、� ��地絶縁膜となるSiN膜82、及びSiO膜83を形成し ている。さらに、SiO膜83のTFT形成領域に半導� ��膜84を形成しているが、この半導体膜84は、 実施の形態4と違って例えばアモルファスSiか らなる半導体膜84aと、例えばSiGeからなる半� �体結晶核84bと、例えば多結晶Siから成る半導 体膜84cという積層構造になっている。また、 半導体膜84上部に設けるゲート絶縁膜85とゲ� �ト電極配線86、及び半導体層84に設けるコン� ��クト領域87、88、さらに層間絶縁層89、ソー� ��電極配線90、ドレイン電極配線91、保護絶縁 膜92、画素電極93といったものは、実施の形� �5のTFTと同様に形成している。

 以下に、図10の構造を有するTFTの製造工� �を説明する。まず、絶縁基板81上へのSiN膜82� ��SiO膜83の形成は、実施の形態5におけるSiN膜3 2とSiO膜33の場合と同様でよいので説明は省略 する。

 また、次のSiO膜83上への半導体膜84aの形� �も、実施の形態5における半導体膜34aと同じ� ��料、膜質、形成方法・条件を用いればよい� ��

 次に、半導体結晶核84bの形成は、実施の� ��態4における半導体結晶核34bと同じ材料、膜 質、形成方法を用いればよいが、本実施の形 態では、隣り合う半導体結晶核84bが出来るだ け接するように形成している。これは、半導 体膜84cとして多結晶Si膜を形成することに対� ��するためである。上述したように、SiGe膜は 、Si酸化膜やSi窒化膜といった絶縁膜上に比� �てSi膜のような半導体多結晶膜上に選択成長 しやすいが、Si膜は下地材料に殆どよらずに� ��膜しやすい。このため、半導体結晶核84bの� ��にSiO膜83の表面が露出していると、半導体� �晶核84b上とその周辺では多結晶Si膜が成長す るが、SiO膜83上には、TFT特性の向上を阻む例� ��ば非晶質Si膜が堆積してしまうからである� �

 次いで、半導体結晶核84b上に半導体膜84c� ��成長させる。膜材料は例えば水素を含む多� ��晶Siがよい。また、成膜方法は熱CVD法でも� �能であるが、プラズマCVD法であれば好適で� �る。プラズマCVD法と用いた場合の成膜条件� �しては、例えば実施の形態1の半導体膜4aを� �成するときに用いたものと同等でよい。ま� �、半導体膜84として200nm程度となるように、� ��導体膜84cの膜厚を調整するのが望ましい。

 以下、半導体層84をホトリソグラフィー� �より島状加工する工程から、画素電極93の形 成までは、実施の形態5で示した同じ工程の� �料、条件を同様に使用すればよいので、こ� �では説明を省略する。以上により、図10に示 す構造を得る。

 本実施の形態によれば、多結晶Siからな� �半導体膜84cをトップゲート型TFTのチャネル� �分として使用できる。実施の形態5ではチャ� ��ル部分は多結晶SiGeであったことから、本実 施の形態の方が、半導体層中のリーク電流を 低減しやすく、オフ電流特性の良好なTFTを実 現できるという利点がある。

 また、反応性熱CVD法による多結晶膜の成� ��速度は、基板温度が450°C程度では毎分5nm以� ��となり非常に遅いが、一方のプラズマCVD法� ��は、基板温度250°C程度で毎分100nm以上とい� �高い成膜速度が得られる。従って、TFTに形� �する半導体層を反応性熱CVD法のみで形成す� �よりも、本実施の形態のようにプラズマCVD� �を併用した方がTFT製造におけるスループッ� �の大幅な向上が可能である。

 なお、本実施の形態では、トップゲート� ��TFTの半導体層形成に適用した例を示したが� ��適用先はボトムケート型TFTの半導体層形成� ��あっても良い。