YIN HAIZHOU (US)
ZHU HUILONG (US)
LUO ZHIJIONG (US)
YIN HAIZHOU (US)
ZHU HUILONG (US)
US6163047A | 2000-12-19 | |||
US20040115890A1 | 2004-06-17 | |||
CN101345240A | 2009-01-14 | |||
US20040175909A1 | 2004-09-09 |
北京汉昊知识产权代理事务所(普通合伙) (CN)
权 利 要 求 1、 一种半导体器件的形成方法, 包括: 在半导体基底上形成至少两个栅堆叠基体和侧墙, 各所述栅堆叠基体 形成于有源区和隔离区上, 各所述栅堆叠基体包括栅介质层和伪栅, 所述 伪栅经所述栅介质层形成于所述半导体基底上, 所述侧墙环绕所述伪栅和 形成材料层, 所述材料层暴露所述伪栅和所述侧墙并夹于各所述栅堆 叠基体之间, 所述材料层材料与所述伪栅材料相同; 去除所述伪栅和所述材料层, 以形成凹槽; 以导电材料填充所述凹槽后, 平坦化所述导电材料, 以暴露所述侧墙; 断开所述侧墙外围的所述导电材料, 以形成至少两个导电体, 各所述 导电体只接于所述侧墙外围一侧的所述有源区, 并形成栅堆叠结构和第一 接触塞。 2、 根据权利要求 1所述的方法, 其特征在于: 所述材料层材料与所述 伪栅材料为掺杂或非掺杂的多晶硅或非晶硅。 3、 根据权利要求 2所述的方法, 其特征在于, 填充所述凹槽的步骤包 括: 形成第一接触层, 所述第一接触层覆盖所述凹槽的底壁和侧壁; 形成第一导电层, 所述第一导电层覆盖所述第一接触层。 4、 根据权利要求 3 所述的方法, 其特征在于: 所述第一接触层包括 T iN、 T iA I N中的一种或其组合时, 所述第一导电层包括 W、 A l、 T iA l中的 一种或其组合、 以及 I A 1或 T iA l与 Cu的组合。 5、 根据权利要求 1所述的方法, 其特征在于, 还包括: 形成平坦化的介质层, 所述平坦化的介质层覆盖所述栅堆叠结构和所 述第一接触塞; 在所述平坦化的介质层中形成接触孔, 所述接触孔暴露部分所述第一 接触塞; 形成第二接触层, 所述第二接触层覆盖所述接触孔的底壁和侧壁; 形成第二导电层, 所述第二导电层覆盖所述第二接触层并填充所述接 触孔, 以形成第二接触塞。 6、 根据权利要求 5 所述的方法, 其特征在于: 所述第二接触层包括 T iN、 T iA lN、 TaN、 TaA lN、 TaC 中的一种或其组合时, 所述第二导电层包 括 W、 Al、 Cu、 T iAl中的一种或其组合。 7、 一种半导体器件, 所述半导体器件包括第一接触塞和至少两个栅堆 叠结构, 各所述栅堆叠结构形成于有源区和隔离区上, 各所述栅堆叠结构 均包括金属栅极, 其特征在于: 所述第一接触塞夹于各所述栅堆叠结构之 间, 所述第一接触塞材料与所述金属栅极材料相同。 8、 根据权利要求 7所述的半导体器件, 其特征在于: 所述第一接触塞 包括第一接触层和第一导电层,所述第一导电层形成于所述第一接触层上, 所述第一接触层包括 T iN、 T iAlN中的一种或其组合; 所述第一导电层包括 W、 Al、 T iA l中的一种或其组合、 以及 W、 A1或 T iAl与 Cu的组合。 9、 根据权利要求 7或 8所述的半导体器件, 其特征在于: 所述半导体 器件还包括第二接触塞, 所述第二接触塞包括第二接触层和第二导电层, 所述第二导电层经所述第二接触层形成于所述第一接触塞上, 所述第二接 触层包括 T iN、 T iAlN, TaN、 TaAlN、 TaC 中的一种或其组合; 所述第二导 电层包括 W、 A l、 Cu、 T iA l中的一种或其组合。 10、 一种半导体器件的形成方法, 包括: 在半导体基底上形成至少两个栅堆叠基体, 各所述栅堆叠基体形成于 有源区和隔离区上, 各所述栅堆叠基体包括栅介质层和伪栅, 所述伪栅经 所述栅介质层形成于所述半导体基底上; 形成掩膜层, 所述掩膜层环绕所述栅堆叠基体并暴露所述有源区的至 少一部分, 以形成接触区; 形成材料层, 所述材料层填充所述接触区并暴露所述伪栅和所述掩膜 层, 所述材料层材料与所述伪栅材料相同; 去除所述伪栅和所述材料层, 以形成凹槽; 以导电材料填充所述凹槽后, 平坦化所述导电材料, 以暴露所述掩膜 层, 并形成栅堆叠结构和第一接触塞。 11、 根据权利要求 10所述的方法, 其特征在于: 所述材料层材料与所 述伪栅材料为掺杂或非掺杂的多晶硅或非晶硅。 12、 根据权利要求 11所述的方法, 其特征在于, 填充所述凹槽的步骤 包括: 形成第一接触层, 所述第一接触层覆盖所述凹槽的底壁和侧壁; 形成第一导电层, 所述第一导电层覆盖所述第一接触层。 13、 根据权利要求 12所述的方法, 其特征在于: 所述第一接触层包括 TiN、 TiAlN中的一种或其组合时, 所述第一导电层包括 W、 Al、 TiAl中的 一种或其组合、 以及 I A1或 TiAl与 Cu的组合。 14、 根据权利要求 10所述的方法, 其特征在于, 还包括: 形成平坦化的介质层, 所述平坦化的介质层覆盖所述栅堆叠结构和所 述第一接触塞; 在所述平坦化的介质层中形成接触孔, 所述接触孔暴露部分所述第一 接触塞; 形成第二接触层, 所述第二接触层覆盖所述接触孔的底壁和侧壁; 形成第二导电层, 所述第二导电层覆盖所述第二接触层并填充所述接 触孔, 以形成第二接触塞。 15、 根据权利要求 14所述的方法, 其特征在于: 所述第二接触层包括 TiN、 TiAlN, TaN、 TaAlN、 TaC 中的一种或其组合时, 所述第二导电层包 括 W、 Al、 Cu、 TiAl中的一种或其组合。 |
本发明涉及半导体技术领域, 具体来说, 涉及一种半导体器件及其形 成方法。
背景技术
现有的半导体器件的形成方法包括: 如图 1所示, 在半导体衬底 10上 形成栅极 14和侧墙 16 , 所述栅极 14经栅介质层 12形成于所述半导体衬 底 10上, 所述侧墙 16覆盖所述栅极 14 中相对的侧面, 继而形成源漏区 20 和接触区 18 (如金属硅化物层) ; 如图 2 所示, 形成平坦化的介质层 22 , 所述平坦化的介质层 22覆盖所述栅极 14和侧墙 16 ; 然后, 利用掩模, 刻蚀所述介质层 22 , 以形成接触塞。
其中, 形成所述接触塞的步骤包括: 首先, 如图 3所示, 在所述介质 层 22中形成接触孔 30 , 所述接触孔 30暴露部分所述接触区 18 ; 随后, 如 图 4所示, 形成接触层 32 , 所述接触层 32覆盖所述接触孔 30的底壁和侧 壁; 再后, 如图 5所示, 形成导电层 34 , 所述导电层 34形成于所述接触 层 32上且填充所述接触孔 30。 如图 6所示, 在平坦化所述导电层 34和所 述接触层 32以暴露所述介质层 22后, 继续后续操作。
然而, 随着半导体器件之间间距 (pitch )越来越小, 导致形成接触塞 时的工艺窗口越来越小。 需要一种新的半导体器件制造工艺, 以扩大所述 工艺窗口。
发明内容
为了解决上述问题, 本发明提供了一种半导体器件及其形成方法, 利 于扩大形成接触塞时的工艺窗口。
本发明提供的一种半导体器件的形成方法, 包括:
在半导体基底上形成至少两个栅堆叠基体和侧 墙, 各所述栅堆叠基体 形成于有源区和隔离区上, 各所述栅堆叠基体包括栅介质层和伪栅, 所述 伪栅经所述栅介质层形成于所述半导体基底上 , 所述侧墙环绕所述伪栅和 形成材料层, 所述材料层暴露所述伪栅和所述侧墙并夹于各 所述栅堆 叠基体之间, 所述材料层材料与所述伪栅材料相同;
去除所述伪栅和所述材料层, 以形成凹槽;
以导电材料填充所述凹槽后, 平坦化所述导电材料, 以暴露所述侧墙; 断开所述侧墙外围的所述导电材料, 以形成至少两个导电体, 各所述 导电体只接于所述侧墙外围一侧的所述有源区 , 并形成栅堆叠结构和第一 接触塞。
本发明提供的一种半导体器件, 所述半导体器件包括第一接触塞和至 少两个栅堆叠结构, 各所述栅堆叠结构形成于有源区和隔离区上, 各所述 栅堆叠结构均包括金属栅极,所述第一接触塞 夹于各所述栅堆叠结构之间, 所述第一接触塞材料与所述金属栅极材料相同 。
本发明提供的一种半导体器件的形成方法, 包括:
在半导体基底上形成至少两个栅堆叠基体, 各所述栅堆叠基体形成于 有源区和隔离区上, 各所述栅堆叠基体包括栅介质层和伪栅, 所述伪栅经 所述栅介质层形成于所述半导体基底上;
形成掩膜层, 所述掩膜层环绕所述栅堆叠基体并暴露所述有 源区的至 少一部分, 以形成接触区;
形成材料层, 所述材料层填充所述接触区并暴露所述伪栅和 所述掩膜 层, 所述材料层材料与所述伪栅材料相同;
去除所述伪栅和所述材料层, 以形成凹槽;
以导电材料填充所述凹槽后, 平坦化所述导电材料, 以暴露所述掩膜 层, 并形成栅堆叠结构和第一接触塞。
与现有技术相比, 采用本发明提供的技术方案具有如下优点: 采用替代栅工艺时, 通过使材料层与所述伪栅材料相同, 可在去除伪 栅时, 同步去除所述材料层, 以形成凹槽; 继而, 以导电材料填充所述凹 槽后, 平坦化所述导电材料, 可暴露所述侧墙并形成栅堆叠结构和第一接 触塞; 利于充分利用有限的间距, 在所述间距所占据的空间内全部填充所 述导电材料以形成所述接触塞, 即, 可采用自对准工艺形成所述接触塞, 利于扩大形成接触塞时的工艺窗口; 此外, 同步去除所述伪栅和所述材料 层, 利于简化工艺及减小去除操作对半导体基底的 损伤。
附图说明 图 1至图 6所示为现有技术中形成半导体器件时各中间 构的剖视图; 图 7至图 13所示为本发明半导体器件的形成方法的一个 施例中获得的 各中间结构的剖视图;
图 14所示为本发明半导体器件实施例的结构示意 ;
图 15至图 19所示为本发明半导体器件的形成方法的另一 实施例中获得 的各中间结构的剖视图。
具体实施方式
下文的公开提供了许多不同的实施例或例子用 来实现本发明提供的技 术方案。 虽然下文中对特定例子的部件和设置进行了描 述, 但是, 它们仅 仅为示例, 并且目的不在于限制本发明。
此外, 本发明可以在不同实施例中重复参考数字和 /或字母。 这种重复 是为了简化和清楚的目的, 其本身不指示所讨论的各种实施例和 /或设置之 间的关系。
本发明提供了各种特定工艺和 /或材料的例子, 但是, 本领域普通技术 人员可以意识到的其他工艺和 /或其他材料的替代应用, 显然未脱离本发明 要求保护的范围。 需强调的是, 本文件内所述的各种区域的边界包含由于 工艺或制程的需要所作的必要的延展。
本发明提供了一种半导体器件的形成方法, 包括:
首先, 如图 7所示, 在半导体基底 100上形成至少两个栅堆叠基体和 侧墙 106 , 所述栅堆叠基体形成于有源区和隔离区 101 上 (各所述有源区 由所述隔离区 101隔离),各所述栅堆叠基体包括栅介质层 102和伪栅 104 , 所述伪栅 104经所述栅介质层 102形成于所述半导体基底 100上, 所述侧 墙 106环绕所述伪栅 104和所述栅介质层 102 (本实施例; 利于减小寄生 电容),或者所述侧墙 106形成于所述栅介质层 102上且环绕所述伪栅 104 (其他实施例) 。
其中, 在本实施例中, 所述半导体基底 100可为硅衬底, 优选地, 所述 半导体基底 100为硅外延层,所述半导体基底 100也可为绝缘体上硅( SOI ) 0 所述栅介质层 102可以选用铪基材料,如 Hf0 2 、 HfS iO、 HfS iON、 HfTaO、 HfTiO、 HfZrO中的一种或其组合, 或者, 可以选用 A1 2 0 3 、 La 2 0 3 、 Zr0 2 或 LaAlO中的 一种或其组合及其与铪基材料的组合。 侧墙 106可以包括氮化硅、 氧化硅、 氮氧化硅、 碳化硅中的一种或其组合。 侧墙 106可以具有多层结构。 所述 伪栅 104可为掺杂或未掺杂的多晶硅或非晶硅(掺杂 元素可为 B、 P或 As 等) , 优选为掺杂或未掺杂的多晶硅, 利于精确地控制所述伪栅 104的尺 寸, 继而, 利于精确地控制后续形成的栅极的尺寸。 在其他实施例中, 所 述伪栅 104也可为异于所述侧墙 106材料的其他绝缘材料、 异于所述半导 体基底 100材料的其他半导体材料, 或者, 为导电材料。
在形成后续材料层之前, 还需形成源漏区 120。 在本实施例中, 所述 源漏区 120可在向所述硅衬底中注入离子(如, 掺杂硼、 磷或砷)后形成, 所述源漏区 120可以是 N型或 P型的硅材料。 并在所述源漏区 120表面形 成接触层 122 (如金属硅化物层) 。
此外, 在其他实施例中, 形成所述源漏区 120的步骤也可包括: 首先, 以所述栅堆叠基体为掩膜, 在所述半导体基底 100上形成沟槽, 以暴露所 述半导体基底 100材料; 随后, 以暴露的所述半导体基底 100材料为籽晶, 生成半导体材料, 以填充所述沟槽。
对于 PM0S器件,所述半导体材料为 S iwGex, X的取值范围为 0. 1 ~ 0. 7 , 如 0. 2、 0. 3、 0. 4、 0. 5或 0. 6; 对于丽 OS器件, 所述半导体材料为 S i : C , C 的原子数百分比的取值范围为 0. 2% ~ 2%, 如 0. 5%、 1%或 1. 5%。 可在生成 硅的反应物中掺入包含掺杂离子成分的反应物 而直接形成所述半导体材 料。 随后, 在暴露的所述源漏区 120上形成金属硅化物层(在所述伪栅 104 上也形成有所述金属硅化物层) , 利于减小后续形成的第一接触塞与所述 半导体基底 100之间的接触电阻。 在其他实施例中, 所述金属硅化物层还 可形成于去除所述伪栅 104和所述材料层之后、 填充所述导电材料之前。
随后, 如图 8所示, 形成材料层 140 , 所述材料层 140暴露所述伪栅 104和所述侧墙 106并夹于各所述栅堆叠基体之间。
具体地: 首先, 形成材料层 140 , 所述材料层 140覆盖所述栅堆叠基 体并填充各所述栅堆叠基体之间的空隙; 随后, 平坦化所述材料层 140 , 以暴露所述伪栅 104和所述侧墙 106。
所述材料层 140材料可与所述伪栅 104材料相同, 可在后续去除伪栅 104时, 同步去除所述材料层 140, 利于简化工艺及减小去除操作对半导体 基底的损伤。 可采用化学机械研磨 (CMP ) 工艺执行平坦化操作。 再后, 如图 9所示, 去除所述伪栅 104和所述材料层 140, 以形成凹 槽 142。 可采用反应离子刻蚀 (RIE)等各向异性刻蚀工艺执行所述去除操 作。
然后, 如图 10所示, 在以导电材料填充所述凹槽 142后, 平坦化所述 导电材料, 以暴露所述侧墙, 再断开所述侧墙外围的所述导电材料, 以形 成至少两个导电体,各所述导电体只接于所述 侧墙外围一侧的所述有源区, 并形成栅堆叠结构和第一接触塞。
其中, 填充所述凹槽的步骤包括: 首先, 形成第一接触层 144, 所述 第一接触层 144覆盖所述凹槽 142的底壁和侧壁; 随后, 形成第一导电层 146, 所述第一导电层 146覆盖所述接触层 144并填充所述凹槽 142。
所述第一接触层 144可包括 TiN、 TiAIN中的一种或其组合, 此时, 所 述第一导电层 146包括 W、 Al、 TiAl中的一种或其组合、以及 W、 A1或 TiAl 与 Cu的组合。 本文件中, "Ψ、 A1或 TiAl与 Cu的组合" 意指: 先以 W、 A1或 TiAl层覆盖所述凹槽 142的底壁和侧壁, 再以 Cu层形成于 I A1或 TiAl层上, 利于减少 Cu向所述半导体基底 100扩散。
再后, 形成第二接触塞, 所述第二接触塞接于所述第一接触塞。 形成 所述第二接触塞的步骤包括: 首先, 如图 11 所示, 形成平坦化的介质层 180, 所述平坦化的介质层 180覆盖所述栅堆叠结构和所述第一接触塞; 随 后, 如图 12所示, 在平坦化的所述介质层 180中形成接触孔 182, 所述接 触孔 182暴露部分所述第一接触塞; 然后, 顺次形成第二接触层 184和第 二导电层 186, 所述第二接触层 184覆盖所述接触孔 182的底壁和侧壁, 所述第二导电层 186覆盖所述第二接触层 184并填充所述接触孔 182。 如 图 13所示, 在平坦化所述第二接触层 184和所述第二导电层 186后, 继续 后续操作。
所述第二接触层 184可包括 TiN、 TiAIN, TaN、 TaAlN、 TaC中的一种 或其组合, 此时, 所述第二导电层 186包括 I Al、 Cu、 TiAl 中的一种或 其组合。
所述伪栅 104、 所述材料层 140和所述介质层 180均可采用化学气相淀 积( CVD )、物理气相淀积( PVD )、脉冲激光沉积( PLD )、原子层淀积( ALD )、 等离子体增强原子层淀积 (PEALD) 或其他适合的工艺形成。 所述伪栅 104、 所述材料层 140 和所述介质层 180 均可包括氧化硅 ( USG )、掺杂的氧化硅(如氟硅玻璃、硼硅玻璃、 硅玻璃、硼磷硅玻璃 )、 低 k电介质材料(如黑钻石、 cora l等)中的一种或其组合。 所述伪栅 104、 所述材料层 140和所述介质层 180均可具有多层结构。 所述介质层 180材 料和所述伪栅 104可相同或不同。 可采用化学机械研磨 (CMP ) 工艺执行 所述平坦化操作。
采用替代栅工艺时, 通过使材料层材料与所述伪栅材料相同, 可在去 除伪栅时, 同步去除所述材料层, 以形成凹槽; 继而, 以导电材料填充所 述凹槽后, 平坦化所述导电材料, 可暴露所述侧墙并形成栅堆叠结构和第 一接触塞; 利于充分利用有限的间距, 在所述间距所占据的空间内全部填 充所述导电材料以形成所述接触塞, 即, 可采用自对准工艺形成所述接触 塞, 利于扩大形成接触塞时的工艺窗口; 此外, 同步去除所述伪栅和所述 材料层, 利于简化工艺及减小去除操作对半导体基底的 损伤。
如图 14所示, 本发明还提供了一种半导体器件, 所述半导体器件形成 于半导体基底 200上, 所述半导体器件包括第一接触塞 220和至少两个栅 堆叠结构, 各所述栅堆叠结构形成于有源区 (其上形成有源漏区 240及金 属硅化物层 242 , 所述金属硅化物层 242 由所述源漏区 240的表层与金属 反应后形成) 和隔离区 201 上, 各所述栅堆叠结构均包括金属栅极 204 , 其中, 所述第一接触塞夹于各所述栅堆叠结构之间, 所述第一接触塞 220 材料与所述金属栅极 204材料相同。
所述栅堆叠结构包括栅介质层 202、 金属栅极 204和侧墙 206 , 所述金 属栅极 204经所述栅介质层 202形成于所述半导体基底 200上, 所述侧墙 206环绕所述金属栅极 204和所述栅介质层 202 ,或者所述侧墙 206形成于 所述栅介质层 202上且环绕所述金属栅极 204。 其中, 除标号外, 所述栅 堆叠结构与前述实施例中描述的相同, 不再赘述。
其中, 所述第一接触塞 220可包括第一接触层和第一导电层, 所述第 一导电层形成于所述第一接触层上, 所述第一接触层包括 T i N、 T i A I N中的 一种或其组合; 所述第一导电层包括 I A l、 T iA l 中的一种或其组合、 以 及 W、 A 1或 T i A l与 Cu的组合。
此外, 所述半导体器件还包括第二接触塞, 所述第二接触塞包括第二 接触层和第二导电层, 所述第二导电层经所述第二接触层形成于所述 第一 接触塞上, 所述第二接触层包括 T iN、 T iAlN、 TaN、 TaAlN、 TaC 中的一种 或其组合; 所述第二导电层包括 W、 A l、 Cu、 T iAl中的一种或其组合。
本发明还提供了一种半导体器件的形成方法, 包括:
首先, 如图 15所示, 在半导体基底上形成至少两个栅堆叠基体, 各所 述栅堆叠基体形成于有源区 103和隔离区 101上, 各所述栅堆叠基体包括 栅介质层 122和伪栅 120 , 所述伪栅 120经所述栅介质层 122形成于所述 半导体基底上;
随后, 如图 16所示, 形成掩膜层 140 , 所述掩膜层 140环绕所述栅堆 叠基体并暴露所述有源区 103 的至少一部分 (本实施例中暴露所述栅堆叠 基体外的全部有源区, 在其他实施例中, 可暴露部分所述有源区) , 以形 成接触区 142;
再后, 如图 17所示, 形成材料层 144 , 所述材料层 144填充所述接触 区 142并暴露所述伪栅 120和所述掩膜层 144, 所述材料层 144材料与所 述伪栅 120材料相同;
然后, 如图 18所示, 去除所述伪栅 120 (暴露所述栅介质层 122 ) 和 所述材料层 144, 以形成凹槽 146;
最后, 如图 19所示, 以导电材料 160填充所述凹槽 146后, 平坦化所 述导电材料 160,以暴露所述掩膜层 140,并形成栅堆叠结构和第一接触塞。
其中, 所述掩膜层 140可为任一绝缘材料, 如氮化硅、 氮氧化硅、 碳 化硅或氮碳化硅中的一种或其组合 (如可为多层结构) 。 所述掩膜层 140 可采用沉积-刻蚀工艺形成。
其中, 所述材料层材料与所述伪栅材料可为掺杂或非 掺杂的多晶硅或 非晶硅。
填充所述凹槽的步骤包括: 形成第一接触层, 所述第一接触层覆盖所 述凹槽的底壁和侧壁; 形成第一导电层, 所述第一导电层覆盖所述第一接 触层。
所述第一接触层包括 T iN、 T iAIN中的一种或其组合时, 所述第一导电 层包括 W、 A l、 T iAl中的一种或其组合、 以及 W、 A 1或 T iAl与 Cu的组合。
该方法还可包括: 首先, 形成平坦化的介质层, 所述平坦化的介质层覆盖所述栅堆叠结 构和所述第一接触塞; 随后, 在所述平坦化的介质层中形成接触孔, 所述 接触孔暴露部分所述第一接触塞; 再后, 形成第二接触层, 所述第二接触 层覆盖所述接触孔的底壁和侧壁; 最后, 形成第二导电层, 所述第二导电 层覆盖所述第二接触层并填充所述接触孔, 以形成第二接触塞。
其中, 所述第二接触层包括 T iN、 T iAlN、 TaN、 TaAlN、 TaC 中的一种 或其组合时, 所述第二导电层包括 W、 Al、 Cu、 T iAl中的一种或其组合。
涉及的其他材料的组成及形成方法同前述实施 例中所述, 不再赘述。 此外, 本发明的应用范围不局限于说明书中描述的特 定实施例的工艺、 结 构、 制造、 物质组成、 手段、 方法及步骤。 根据本发明的公开内容, 本领域技 术人员将容易地理解, 对于目前已存在或者以后即将开发出的工艺、 机构、 制 造、 物质组成、 手段、 方法或步骤, 它们在执行与本发明描述的对应实施例大 体相同的功能或者获得大体相同的结果时,依 照本发明的教导, 可以对它们进 行应用, 而不脱离本发明所要求保护的范围。
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