以下では、本発明による半導体素子の実� ��形態を詳細に説明する。

  (実施形態1)
 まず、図面を参照しながら、本発明による� ��導体素子の第1の実施形態を説明する。図1� �、実施形態1の半導体素子を示す断面図であ� ��。本実施形態の半導体素子は、ゲート電極� ��半導体層とガラス基板との間に配置するボ� ��ムゲート構造を有するTFTである。

 本実施形態のTFTは、図1に示すように、絶 縁基板であるガラス基板1と、ガラス基板1の� ��に形成されたゲート電極2と、ガラス基板1� �よびゲート電極2を覆うゲート絶縁膜3とを備 えている。ゲート電極2は例えばTaN膜、Ta膜お よびTaN膜から形成され、ゲート絶縁膜3は例� �ばシリコン窒化膜から形成されている。ゲ� �ト絶縁膜3の表面の断面は、ゲート電極2の断 面形状を反映した凸状となっている。

 ゲート電極2の上には、ゲート絶縁膜3を� �して、島状の半導体層4が形成されている。� ��導体層4は、結晶粒およびアモルファス相を 有する微結晶シリコンから構成されている。

 半導体層4のうちゲート電極2の上に位置� �る部分は、他の部分よりも上側に突出して� �る。この突出している部分の中央部には、� �部12が形成されている。

 半導体層4のうち凹部12の底面より下の部� ��の厚さは、他の部分よりも小さくなってい� ��。この部分を第1領域4cと呼び、半導体層4の うち第1領域4cの両側に位置する部分をそれぞ れ第2領域4aおよび第3領域4bと呼ぶ。凹部12が� ��成されることにより、第1領域4cの上面は、� ��2領域4aおよび第3領域4bのうち第1領域4c側の� ��部の上面よりもガラス基板1側に位置してい る。

 第2領域4aの上にはソース領域5aが形成さ� �、第3領域4bの上にはドレイン領域5bが形成さ れている。ソース領域5aおよびドレイン領域5 bは、非晶質シリコンまたは微結晶シリコン� �ら形成され、例えばリンなどのn型不純物を� ��んでいる。

 ソース領域5aはソース電極6aに覆われ、ド レイン領域5bはドレイン電極6bによって覆わ� �ている。ソース電極6aおよびドレイン電極6b� ��金属などの導電体から構成され、ソース領� ��5aおよびドレイン領域5bの上だけでなく、ソ ース領域5aおよびドレイン領域5bの側面、半� �体層4の側面を覆うとともに、半導体層4の周 囲のゲート絶縁膜3の上に延びている。

 ソース電極6aおよびドレイン電極6bは、例 えばシリコン窒化膜のパッシベーション膜8� �よって覆われている。パッシベーション膜8� ��、凹部12の内部も覆っている。さらに、パ� �シベーション膜8は、透明樹脂膜である平坦� ��膜9によって覆われている。

 上記平坦化膜9およびパッシベーション膜 8には、これらを貫通するコンタクトホール13 が形成されている。コンタクトホール13はド� ��イン電極6bの表面に達している。そして、� �ンタクトホール13内には、例えばITO(Indium-tin- oxide)の透明電極10が形成されている。

 ゲート電極2に閾値以上の電圧を印加する と、ソース領域5aから、半導体層4を介してド レイン領域5bに電流が流れる。このとき、電� ��は、ソース領域5aから、第2領域4aを通過し� �第1領域4cに達し、第1領域4cから第3領域4bを� �過した後、ドレイン領域5bに達する。第2領� �4aおよび第3領域4bのうち凹部12の側面に位置� ��る部分を「オフセット部」と呼ぶ。このと� ��、チャネル長は、オフセット部の上下方向� ��長さL1、L3と、第1領域4cの長さL4との和とな� ��。ただし、オフセット部の上下方向の長さL 1、L3が第1領域4cの長さL4の値と比較してごく� ��さい場合には、長さL1、L3を無視できるため 、実質的には、チャネル長は第1領域4cの長さ L4となる。

 本実施形態において、第1領域4cの上面は� ��第2領域4aおよび第3領域4bのうち第1領域4c側� ��端部の上面よりもガラス基板1側に位置して いる。そして、第2領域4aおよび第3領域4bの端 部の上面から第1領域4cの上面までの、活性層 の厚さ方向の距離(オフセット部の長さ)は、� ��いに独立に、第1領域4cの厚さの1倍以上7倍� �下である。

 本実施形態の微結晶シリコンTFTでは、第1 領域4cの両側のオフセット部を設けることに� ��り、オフセット部を設けない場合と比較し� ��、オフ電流を少なくすることができる。す� ��わち、微結晶シリコンTFTの利点である高い� ��ン電流(高移動度)を確保しつつ、オフ電流� �少なくすることができるため、高ON/OFF比を� �現することができる。

 また、半導体層4として微結晶シリコン膜 を形成したため、一般的なa-SiTFTと同様の製� �プロセスによってTFTを容易に製造すること� �できる。

 次に、本実施形態のTFTの特性を測定した� ��果について説明する。図2(a)は、本実施形態 のTFTにおけるチャネル領域の移動度を測定し た結果を示す図であり、図2(b)は、本実施形� �のTFTにおける最低オフ電流を測定した結果� �示す図である。図2(a)の横軸は第1領域4cの厚� ��(nm)を示し、縦軸は移動度(a-SiTFTの移動度を1 とした場合の値)を示す。図2(b)の横軸は第1領 域4cの厚さ(nm)を示し、縦軸は最低オフ電流(pA )を示す。図2(a)に示すように、第1領域4cの厚� ��が20nm以上になれば、移動度がほぼ一定の高 い値となる。また、図14(b)に示すように、第1 領域4cの厚さが60nm以下であれば、最低オフ電 流が許容範囲(15pA)内に収まっていることがわ かる。これらの結果から、第1領域4cの厚さが 20nm以上60nm以下であれば、高移動度(オン特性 )と低オフ電流(最低オフ電流)を両立できるこ とがわかる。

 図3(a)~(e)は、オフセット部の長さ(L1、L3)� �TFT特性との関係を示す図である。図3(a)、(b)� ��(c)、(d)は、それぞれ、オフセット部の長さ� ��35nm、50nm、90nmまたは110nmのときのTFT特性を� �す。図3(a)~(d)における横軸はゲート電圧Vg(V)� ��示し、縦軸はドレイン電流Id(A)を示す。な� �、この測定で用いたTFTのチャネル長(L)は3μm� ��あり、チャネル幅(W)は20μmである。チャネ� �長は、図1に示す断面におけるソース電極6a� �ドレイン電極6bとの間の距離(第1領域4cの長� �L4)であり、チャネル幅は、図1に示す断面と� ��行する方向のソース電極6aおよびドレイン� �極6bの長さである。

 また、ドレイン電圧Vdは10Vとする。図3(e)� ��示すように、オフセット長が90nm、110nmのと� ��には、オフ電流(Vg=-30Vのときのドレイン電� �Id)が少なくなっていることがわかる。図3(a)~ (d)で得られたオフ電流をオフセット部の長さ (L1、L3)ごとにプロットしたグラフを図3(e)に� �す。図3(e)に示すように、オフセット部の長� ��が70nm以上になれば、オフ電流が許容範囲内 となる。また、オフセット部が長くなりすぎ ると寄生抵抗が大きくなるため、オフセット 部の長さは、70nm以上140nm以下が好ましい。

 以上のデータから、第1領域4cの厚さ(L2)と オフセット部(L1、L3)の長さとの好ましい比を 算出することができる。すなわち、第1領域4c の厚さの最小値は20nm、オフセット部の長さ� �最大値は140nmであるため、オフセット部の長 さは、第1領域4cの厚さの7倍以下であること� �好ましい。また、第1領域4cの厚さの最大値� �60nm、オフセット部の長さの最小値は60nmであ るため、オフセット部の長さは、第1領域4cの 厚さの1倍以上であることが好ましい。

 次に、本実施形態の半導体素子の製造方� ��について、図4(a)~(f)を参照しながら説明す� �。図4(a)~(f)は、実施形態1の半導体素子の製� �工程を示す断面図である。

 まず、図4(a)に示すように、ガラス基板1� �ゲート電極2を形成する。具体的には、スパ� ��タリング法により、ガラス基板1の表面にTaN 膜、Ta膜およびTaN膜をこの順に成膜する。そ� ��後、ドライエッチングを行うことにより不� ��な部分を除去し、ゲート電極2を形成する。 このとき、エッチングガスに酸素を導入する ことにより、フォトレジスト(図示せず)を後� ��させながらエッチングを行う。これにより� ��ゲート電極2の側面を、ガラス基板1の表面� �対して45°の角度をなすテーパ形状にする。

 次に、図4(b)に示すように、ゲート電極2� �上に、ゲート絶縁膜3、半導体層4および不純 物含有層5をこの順に形成する。このとき、� �導体層4の厚さを90以上200nm以下の範囲内(例� �ば130nm)とし、不純物含有層5の厚さを30nmとす る。不純物含有層5は、微結晶シリコンであ� �てもよいし、アモルファスシリコンであっ� �もよい。

 ゲート絶縁膜3および不純物含有層5は、� �行平板型のCVD装置によって形成される。ま� �、ゲート絶縁膜3、半導体層4および不純物含 有層5は、マルチチャンバー型装置を用い、� �空中にて連続して成膜される。

 具体的には、プラズマCVDを行うことにより� ��厚さ約400nmのシリコン窒化膜(SiN _x 膜)のゲート絶縁膜3を成膜する。その後、高� ��度プラズマCVD(ICP方式、表面波プラズマ方式 又はECR方式)を行うことにより、微結晶シリ� �ン膜の半導体層4を形成する。続いて、リン� ��どのn型不純物を含むガス雰囲気下でプラズ マCVDを行うことにより、不純物含有層5を形� �する。

 ゲート絶縁膜3および不純物含有層5につい� �は、一般的なa-SiTFTの製造プロセスと同じ成� ��条件で形成することができる。一方、半導� ��層4は、プラズマCVDの原料ガスとしてSiH ₄ およびH ₂ を用い、SiH ₄ とH ₂ との流量の比SiH ₄ /H ₂ を約1/20とし、約1.33Pa(10mTorr)の圧力で成膜す� �ばよい。成膜時の圧力の範囲は、0.133Pa以上1 3.3Pa以下であることが好ましく、SiH ₄ /H ₂ の範囲は、1/30以上1以下であることが好まし� ��。半導体層4の成膜時には、ガラス基板1の� �度を例えば約300℃とする。また、半導体層4� ��形成する前に、ゲート絶縁膜3に対してH ₂ プラズマによる表面処理を行ってもよい。こ のときの圧力は約1.33Paとする。

 次に、図4(c)に示すように、フォトリソグラ フィにより、半導体層4および不純物含有層5� ��島状にパターニングする。エッチングとし� ��ドライエッチングを行えば、微細な形状で� ��形成することが可能になる。エッチングガ� ��には、ゲート絶縁膜3のシリコン窒化膜と選 択比のとりやすい塩素(Cl ₂ )を用いる。そして、エッチング時には、エ� �ドポイントディテクタ(EPD)によってエッチン グ部分をモニタリングし、ゲート絶縁膜3が� �出するまでエッチングを行う。

 次に、図4(d)に示すように、スパッタリン グ法により、島状の不純物含有層5の上に、� �さ100nmのAl膜と厚さ100nmのMo膜とを備える電極 層を形成する。

 その後、電極層を覆うようにフォトレジ� ��ト7を形成する。フォトレジスト7には、ゲ� �ト電極2の上方位置で電極層が露出するよう� ��開口11を形成する。このフォトレジスト7を� ��スクとしてエッチングを行うことにより、� ��ず、電極層に開口11を貫通させる。これに� �り、開口11の両側に、ソース電極6aおよびド� ��イン電極6bを形成する。なお、開口11を形成 する際のエッチングとしてウェットエッチン グを行うことにより、電極層のみを選択的に エッチングできる。エッチャントとしては、 例えばSLAエッチャントを適用する。

 次に、図4(e)に示すように、フォトレジス ト7を残した状態で、ドライエッチングを行� �ことにより、露出している不純物含有層5を� ��ッチングし、ソース領域5aおよびドレイン� �域5bを形成する。このとき、不純物含有層5� �うち露出する部分が完全に除去された後も� �ッチングを進行させると、半導体層4の一部� ��除去され、開口11の底面が、半導体層4の上� ��よりも低い位置に到達する。これにより、� ��口11の下に位置する半導体層4(第1領域4c)の� �さが、他の部分よりも小さくなる。その後� �第1領域4cの厚さが所望の値になれば、開口11 が半導体層4を貫通する前にエッチングを停� �させる。具体的には、第1領域4cの厚さが、� �導体層4の厚さの1/8以上1/2以下の範囲内とな� ��と、エッチングを停止する。その後、フォ� ��レジスト7を除去する。以上の工程により、 半導体層4に凹部12を形成することができる。

 次に、図4(f)に示すように、プラズマCVDを 行うことにより、ソース電極6aおよびドレイ� ��電極6bの上をシリコン窒化膜のパッシベー� �ョン膜8で覆う。このとき、開口11の内部に� �パッシベーション膜8が充填され、ソース領� ��5aとドレイン領域5bとの間、およびソース電 極6aとドレイン電極6bとの間がパッシベーシ� �ン膜8によって絶縁される。

 続いて、パッシベーション膜8を覆うよう に、樹脂膜(JAS膜)の平坦化膜9を形成する。次 に、ドレイン電極6bの上方に、平坦化膜9およ びパッシベーション膜8を貫通するコンタク� �ホール13を形成する。その後、スパッタリン グを行うことにより、平坦化膜9およびコン� �クトホール13の表面にITO膜を形成し、パター ニングを行うことにより、透明電極10を形成� ��る。以上の各工程によって、本実施形態の� ��導体素子が得られる。

 一般に、微結晶シリコンTFTでは、ゲート� ��圧が負(~-30V)のときに、急激にオフ電流が増 加してしまう。しかしながら、オフセット部 の長さL1、L3を、第1領域4cの厚さL2の1倍以上� �することにより、オフ電流の増加を抑制す� �ことができる。また、第1領域4cの厚さを、� �部12を形成する前の半導体層4の厚さの1/8以� �1/2以下とすることにより、寄生抵抗が大き� �なることによるオン電流の低下を回避する� �とができる。

  (微結晶シリコン膜について)
 微結晶シリコン膜の半導体層4は、結晶質シ リコン相と非晶質シリコン相とが混在した構 造を有する。半導体層4が微結晶シリコン膜� �あるかどうかは、ラマン分光測定によって� �定することができる。結晶質シリコンは520cm ^-1 の波長で鋭いピークを示す一方、非晶質シリ コンは480cm ^-1 の波長でブロードなピークを示す。微結晶シ リコン膜には両者が混在するので、そのラマ ン分光測定の結果は、520cm ^-1 の波長で最も高いピークを有するとともに、 その低波長側にブロードなピークを有するよ うなスペクトルとなる。また、520cm ^-1 のピークと480cm ^-1 のピークとの強度比によって結晶化率を比較 することができる。

 固相成長(SPC)又はレーザー結晶化によっ� �シリコン膜を形成すると、上記ピーク強度� �が30~80程度となる。この結果から、形成され た膜には非晶質成分が事実上存在しておらず 、多結晶シリコン膜が形成されたと推測でき る。

 例えば、高密度プラズマCVDにより形成した� ��結晶シリコン膜のピーク強度比(520cm ^-1 /480cm ^-1 )は、2~20程度になる。高密度プラズマCVDの条� ��によって、微結晶シリコン膜における結晶� ��シリコン相の比率を高めることはできるが� ��完全な結晶質シリコン膜を形成することは� ��きない。すなわち、高密度プラズマCVDによ� ��シリコン層を形成すると、ほぼ確実に結晶� ��シリコン相と非晶質シリコン相とを混在さ� ��ることができる。

 また、半導体膜4を、高密度プラズマCVDに より形成することにより、低温で成膜を行う ことができる。これにより、高温処理に適し ていないガラス基板やプラスチック基板等を 上記ガラス基板1に適用することができ、そ� �生産性を向上させることが可能になる。

 図5は、微結晶シリコン膜における結晶質 シリコン相および非結晶シリコン相の状態を 模式的に示す図である。図5に示す微結晶シ� �コン膜のうちガラス基板111との界面部分に� �、数nmの厚さを有するアモルファス相である インキュベーション層112が形成されている。 インキュベーション層112の上には結晶質シリ コン相114が配置しており、結晶質シリコン相 114は、ガラス基板111の表面に対して垂直に伸 びる柱状の形状を有する。隣合う結晶質シリ コン相114の間には、インキュベーション層112 から伸びる結晶粒界113が形成されている。結 晶質シリコン相114の断面の直径を5nm以上40nm� �下とすると、結晶断面が素子の大きさに比� �て十分に小さくなるため、素子の特性を均� �化することができる。微結晶シリコン膜の� �膜初期では、アモルファス相のインキュベ� �ション層112が成長しやすいが、成膜が進む� �、徐々に結晶質シリコン相114の占める割合� �高くなる傾向がある。このインキュベーシ� �ン層112は、微結晶シリコン膜が成長するま� �の前駆体であり、膜中に大量のボイドを含� �でいるため、非常に低い移動度を示す。

 高密度プラズマCVDによると、微結晶シリコ� ��膜の結晶化率、特に、成膜初期の結晶化率� ��よび密度を顕著に向上させることができる� ��つまり、高密度プラズマCVDによると、図5の インキュベーション層112を薄くすることがで き、アモルファス相の体積分率を5%以上40%以� ��にすることができる。また、高密度プラズ� ��CVDによると、SiH ₄ およびH ₂ の流量の比SiH ₄ /H ₂ を1/30以上1/1以下にできるため、SiH ₄ の供給速度を速くでき、成膜速度を高めるこ とができる。

 一方、いわゆる平行平板型の一般的なプラ� ��マCVD装置では、成膜初期段階から結晶質シ� ��コン相を得ることが難しく、初期の厚み50nm 程度の部分はインキュベーション層112になっ てしまう。また、この平行平板型のプラズマ CVD装置によって微結晶シリコン膜を得るため には、SiH ₄ /H ₂ 比を1/300~1/100程度にする必要があり、SiH ₄ の供給速度が低くなって、成膜速度が低くな ってしまう。

 以上の結果から、本実施形態1では、半導体 層4を形成するときに、高密度プラズマCVD装� �(ICP、表面波、ECR)を用いることが好ましい。 さらに、半導体層4を形成する前に、H ₂ プラズマによる表面処理を行うことによって 、成膜初期からの結晶性をより向上させるこ とができる。

 次に、本実施形態のTFTが搭載される液晶� ��示装置について説明する。図6は、実施形態 1のTFTが搭載される液晶表示装置を概略的に� �す断面図である。本実施形態の液晶表示装� �は、図6に示すように、半導体装置であり且� ��第1基板であるアクティブマトリクス基板102 と、表示媒体層である液晶層104と、液晶層104 を介してアクティブマトリクス基板102に対向 して配置された第2基板である対向基板103と� �備えている。液晶層104は、アクティブマト� �クス基板102と対向基板103との間に介在され� �シール部材109によって封止されている。

 アクティブマトリクス基板102のうち液晶� ��104側の面には配向膜105が設けられ、対向基� ��103のうち液晶層104側の面には配向膜107が設� ��られている。一方、アクティブマトリクス� ��板102のうち液晶層104とは反対側の面には偏� ��板106が設けられ、対向基板103のうち液晶層1 04とは反対側の面には偏光板108が設けられて� ��る。

 アクティブマトリクス基板102には、図示� ��省略するが複数の画素が設けられ、図1に示 すようなスイッチング素子であるTFTが画素ご とに形成されている。また、アクティブマト リクス基板102には、各TFTを駆動制御するため のドライバIC(図示省略)が実装されている。

 対向基板103には、図示を省略するが、カ� ��ーフィルタやITOの共通電極が形成されてい� ��。

 図6に示すアクティブマトリクス基板102は 、ガラス基板に上記TFTや配線等を形成した後 に、配向膜105を形成し、偏光板106を貼り付け ると共にドライバIC(図示省略)等を実装する� �とにより形成する。液晶表示装置は、TFTに� �り液晶層104における液晶分子の配向状態を� �素ごとに制御して、所望の表示を行うよう� �なっている。

  (実施形態2)
 次に、本実施形態による半導体素子の第2の 実施形態を説明する。図7は、実施形態2の半� ��体素子を示す断面図である。本実施形態の� ��導体素子は、ゲート電極が半導体層とガラ� ��基板との間に配置するボトムゲート構造を� ��するTFTである。

 図7に示すように、本実施形態のTFTは、半 導体層4として、微結晶シリコン膜の第1半導� ��層21と、第1半導体層21の上に形成されたシ� �コン酸化物である中間層22と、中間層22の上� ��形成され、微結晶シリコン膜または非結晶� ��リコン膜である第2半導体層23とを備える。� ��1半導体層21の厚さは20nm以上60nm以下であり� �中間層22の厚さは1nm以上3nm以下であり、第2� �導体層23の厚さは60nm以上140nm以下である。

 半導体層4の第1領域4cは、第1半導体層21か ら形成されており、第2半導体層23は含まれな い。半導体層4の第2領域4aおよび第3領域4bは� �第1領域4cの両側に位置する部分の第1半導体� ��21と、その上の中間層22と、その上の第2半� �体層23とから形成されている。

 本実施形態において、第1領域4cの上面は� ��第2領域4aおよび第3領域4bのうち第1領域4c側� ��端部の上面よりもガラス基板1側に位置して いる。そして、第2領域4aおよび第3領域4bの端 部の上面から第1領域4cの上面までの、活性層 の厚さ方向の距離(オフセット部の長さ)は、� ��いに独立に、第1領域4cの厚さの1倍以上7倍� �下である。それ以外の構造は実施形態1と同� ��であるため、その説明を省略する。

 本実施形態の微結晶シリコンTFTでは、第1 の実施形態と同様の効果を得ることができる 。それに加えて、第1半導体層21と第2半導体� �23との間に中間層22を設けることにより、第2 半導体層23の選択的なエッチングが容易にな� ��。したがって、第1半導体層21(第1領域4c)の� �さ(L2)とオフセット部の厚さ(L1、L3)とを確実� ��制御することができる。

 次に、実施形態2のTFTの製造方法について 説明する。図8(a)~(f)は、実施形態2の半導体素 子の製造工程を示す断面図である。ここでは 、製造工程のうち実施形態1と異なる部分の� �詳細に説明する。

 まず、図8(a)に示すように、スパッタリン グ法により、ガラス基板1に、TaN膜、Ta膜およ びTaN膜から構成されるゲート電極2を形成す� �。

 次に、図8(b)に示すように、プラズマCVDを 行うことにより、ゲート電極2の上に、シリ� �ン窒化膜のゲート絶縁膜3を形成する。その� ��、ゲート絶縁膜3の上に、半導体層4を形成� �る。本実施形態では、半導体層4として、第1 半導体層21、中間層22および第2半導体層23を� �成する。具体的には、まず、高密度プラズ� �CVD(ICP方式、表面波プラズマ方式又はECR方式) を行うことにより、ゲート絶縁膜3の上に微� �晶シリコン膜の第1半導体層21を形成する。� �の後、酸素プラズマ処理、オゾン処理また� �UV処理などを行って、第1の半導体層21の表面 を酸化することにより、シリコン酸化物の中 間層22を形成する。次に、再び高密度プラズ� ��CVDを行うことにより、中間層22の上に微結� �シリコン膜の第2半導体層23を形成する。な� �、第2半導体層23として、微結晶シリコン膜� �はなく非結晶シリコン膜を形成する場合に� �、例えば、通常のプラズマCVDを行えばよい� �続いて、半導体層4の上に、リンなどのn型不 純物を含むガス雰囲気下でプラズマCVDを行う ことにより、不純物含有層5を形成する。

 次に、図8(c)に示すように、フォトリソグ ラフィにより、半導体層4および不純物含有� �5を島状にパターニングする。

 次に、図8(d)に示すように、スパッタリン グ法により、島状の不純物含有層5の上に、Al 膜とMo膜から構成される電極層を形成する。� ��の後、電極層を覆うフォトレジスト7を形成 する。フォトレジスト7には、ゲート電極2の� ��方位置で電極層が露出するように開口11を� �成する。このフォトレジスト7をマスクとし� ��エッチングを行うことにより、まず、電極� ��6に開口11を貫通させる。これにより、開口1 1の両側に、ソース電極6aおよびドレイン電極 6bを形成する。

 次に、図8(e)に示すように、フォトレジス ト7を残した状態でドライエッチングを行う� �とにより、露出している不純物含有層5をエ� ��チングする。これにより、不純物含有層5が ソース領域5aおよびドレイン領域5bに分離さ� �る。開口11が不純物含有層5を貫通した後も� �ッチングを進行させ、第2半導体層23を除去� �る。

 このとき、第2半導体層23は微結晶シリコ� ��層または非結晶シリコン層であり、中間層2 2はシリコン酸化物であるため、これらのエ� �チングレートは異なる。したがって、中間� �22よりも第2半導体層23のエッチングレートが 高いエッチングガスを用いることにより、エ ッチングを中間層22で止めることができる。� ��えば、塩素ガスを用いてエッチングを行っ� ��場合には、シリコン酸化物に対する微結晶� ��リコン膜または非結晶シリコン膜のエッチ� ��グ選択比は、10~20程度となる。

 本実施形態のTFTでは、第1領域4cの厚さを� ��凹部12を形成する前の半導体層4の厚さの1/8� ��上1/2以下とする。これらの厚さの比を得る� ��めには、図8(c)に示す工程で、第2半導体層23 を、第1半導体層21の1倍以上7倍以下程度の厚� ��で形成しておくことが好ましい。

 その後、フッ酸処理を行うことにより、� ��口11内に残存するシリコン酸化物を容易に� �去することができる。また、第1半導体層21� �第2半導体層23との間にシリコン酸化物の中� �層22が存在すると、そのままでは導電特性の 妨げとなるが、TFT特性に影響しない200~300℃� �熱処理を行えば、第1半導体層21と第2半導体� ��23との間を通電させることができる。これ� �、プラズマ酸化、UV処理、オゾン処理による シリコン酸化物が非常に薄く、また多孔質な ためである。一般的な熱処理によって形成さ れたシリコン酸化物(熱酸化膜)の密度は高い� ��め、200~300℃の温度で熱処理を行うことによ り通電させることは不可能である。なお、第 1半導体層21と第2半導体層23との間を通電させ るための熱処理は、第1半導体層21および第2� �導体層23を形成した後であれば、いつ行って もよい。

 その後、図8(f)に示すように、パッシベー ション膜8、平坦化膜9および透明電極10を形� �することによって、TFTを形成することがで� �る。

  (実施形態3)
 次に、本発明による第3の実施形態の半導体 素子を説明する。図9は、実施形態3の半導体� ��子を示す断面図である。本実施形態の半導� ��素子は、ゲート電極が半導体層とガラス基� ��との間に配置するボトムゲート構造を有す� ��TFTである。

 図9に示すように、本実施形態のTFTは、半 導体層4として、微結晶シリコン膜または非� �晶シリコン膜である第1半導体層31a、31bと、� ��結晶シリコン膜である第2半導体層32とを備� ��る。第1半導体層31a、31bは、それぞれ、ゲー ト電極2の両側に位置する部分に形成されて� �る。第1半導体層31a、31bの間、すなわちゲー� ��電極2の上に位置する部分には溝33が形成さ� ��ている。第2半導体層32は、第1半導体層31a、 31bの上を覆うとともに、溝33の表面を覆って� ��る。

 第1半導体層31a、31bおよび第2半導体層32が このように配置されることにより、半導体層 4の第1領域4c(ゲート電極2の上に位置する部分 )は第2半導体層32により構成され、半導体層4� ��第2領域4aおよび第3領域4bは、第1半導体層31a 、31bと、その上に形成された第2半導体層32と により構成されている。第1半導体層31a、31b� �厚さは60nm以上140nm以下であり、第2半導体層3 2の厚さは20nm以上80nm以下である。

 本実施形態のTFTでは、第2半導体層32の厚� ��(第1領域4cの厚さ:L2)を、オフセット部の長� �(第2半導体層32のうち、第2領域4aおよび第3領 域4bにおける端部の上面から第1領域4cの上面� ��での、活性層の厚さ方向の距離)、すなわち 第1半導体層31a、31bの厚さ(L1、L3)の1倍以上7倍 以下とする。それ以外の構造は実施形態1と� �様であるため、その説明を省略する。

 次に、実施形態3のTFTの製造方法について 説明する。図10(a)~(f)は、実施形態3の半導体� �子の製造工程を示す断面図である。ここで� �、製造工程のうち実施形態1と異なる部分の� ��詳細に説明する。

 まず、図10(a)に示すように、スパッタリ� �グ法により、ガラス基板1に、TaN膜、Ta膜お� �びTaN膜の積層であるゲート電極2を形成する� ��

 次に、図10(b)に示すように、プラズマCVD� �行うことにより、ゲート電極2の上に、シリ� ��ン窒化膜のゲート絶縁膜3を形成する。その 後、ゲート絶縁膜3の上に、第1半導体層31a、3 1bを形成する。具体的には、ゲート絶縁膜3の 上全体に微結晶シリコン膜または非結晶シリ コン膜を形成した後、パターニングを行うこ とにより、ゲート電極2の上に位置する部分� �溝33を形成すると共に、溝33の両側に、第1半 導体層31a、31bを形成する。

 次に、図10(c)に示すように、第1半導体層3 1a、31bの上および溝33の表面に、微結晶シリ� �ン膜の第2半導体層32を形成する。さらに、� �2半導体層32の上に、リンなどのn型不純物を� ��むガス雰囲気下でプラズマCVDを行うことに� ��り、不純物含有層5を形成する。

 次に、図10(d)に示すように、スパッタリ� �グ法により、島状の不純物含有層5の上に、A l膜とMo膜から構成される電極層を形成する。 その後、電極層を覆うフォトレジスト7を形� �する。フォトレジスト7には、ゲート電極2の 上方位置で電極層が露出するように開口11を� ��成する。このフォトレジスト7をマスクとし てエッチングを行うことにより、まず、電極 層に開口11を貫通させる。これにより、開口1 1の両側に、ソース電極6aおよびドレイン電極 6bを形成する。

 次に、図10(e)に示すように、フォトレジ� �ト7を残した状態で、ドライエッチングを行� ��ことにより、露出している不純物含有層5を エッチングする。これにより、不純物含有層 5がソース領域5aおよびドレイン領域5bに分離� ��れる。

 その後、図10(f)に示すように、パッシベ� �ション膜8、平坦化膜9および透明電極10を形� ��することによって、TFTを形成することがで� ��る。

 本実施形態では、実施形態1と同様の効果 を得ることができる。それに加えて、第1半� �体層31a、31bを予め分離させて形成しておく� �とにより、第2半導体層32の厚さを第1領域4c� �厚さとすることができる。これにより、第2� ��導体層32(第1領域4c)の厚さ(L2)とオフセット� �の厚さ(L1、L3)とを確実に制御することがで� �る。

 本実施形態のTFTの製造方法では、開口11� �形成するためのエッチング量を少なくする� �とができるといった利点もある。具体的に� �、実施形態1では、溝12を形成するときに、� �純物含有層5の厚さ(例えば40nm)およびオフセ� ��ト部の厚さ(L1、L3、例えば60~140nm)の分のエ� �チング(例えば110~180nm)を行う必要がある。こ の場合、エッチング分布が±10%であるなら、� ��さが±11~18nmばらつくことになる。それに対� ��、本実施形態では、不純物含有層5の厚さ(� �えば40nm)+α分のエッチングを行えばよいため 、50~70nm程度を除去すればすむ。この場合、� �ッチング分布が±10%であるなら、厚さがばら つくのは±5~7nmの範囲内となる。したがって� �より少ない誤差で厚さを制御することがで� �る。

  (実施形態4)
 次に、本発明による第4の実施形態の半導体 素子を説明する。図11は、実施形態4の半導体 素子を示す断面図である。本実施形態の半導 体素子は、ゲート電極が半導体層とガラス基 板との間に配置するボトムゲート構造を有す るTFTである。

 図11に示すように、本実施形態のTFTでは� �ゲート絶縁膜3の上に、微結晶シリコン膜の� ��1半導体層41が形成され、第1半導体層41のう� ��ゲート電極2の上に位置する部分の上には、 シリコン窒化膜のエッチングストッパー層43� ��形成されている。エッチングストッパー層4 3および第1半導体層41の上には、微結晶シリ� �ン膜または非結晶シリコン膜の第2半導体層4 2a、42bが形成されている。第1半導体層41およ� ��第2半導体層42a、42bは、半導体層4を構成す� �。

 本実施形態では、第2半導体層42a、42bの厚 さ(L1、L3)を、第1半導体層41の厚さ(第1領域4c� �厚さL2)の1倍以上7倍以下とする。言い換える と、第2領域4aおよび第3領域4bの端部の上面か ら第1領域4cの上面までの、第2半導体層42a、42 bの厚さ方向の距離は、互いに独立に、第1領� ��4cの厚さの1倍以上7倍以下である。このとき 、「第2領域4aおよび第3領域4bの端部」とは、 第2半導体層42aのうちエッチングストッパー� �43の側面を覆っている部分ではなく、第2半� �体層42aのうち第1半導体層41の上を覆ってい� �部分のことをいう。

 例えば、第1半導体層41の厚さは20nm以上60n m以下であり、第2半導体層42a、42bの厚さは20nm 以上140nm以下であることが好ましい。それ以� ��の構成は、実施形態1と同様であるため、そ の説明を省略する。

 本実施形態では、実施形態1と同様の効果 を得ることができる。それに加えて、エッチ ングストッパー層43を設けてエッチングを行� ��ため、より確実にエッチングを停止させる� ��とができる。したがって、第1半導体層41(第 1領域4c)の厚さ(L2)とオフセット部の厚さ(L1、L 3)とを確実に制御することができる。

 次に、実施形態4の製造方法について説明 する。図12(a)~(f)は、実施形態4の半導体素子� �製造工程を示す断面図である。

 まず、図12(a)に示すように、スパッタリ� �グ法により、ガラス基板1に、TaN膜、Ta膜お� �びTaN膜の積層から構成されるゲート電極2を� ��成する。

 次に、図12(b)に示すように、プラズマCVD� �行うことにより、ゲート電極2の上に、シリ� ��ン窒化膜のゲート絶縁膜3を形成する。ゲー ト絶縁膜3の上に微結晶シリコン膜の第1半導� ��層41を形成する。

 次に、図12(c)に示すように、プラズマCVD� �行うことにより、第1半導体層41の上にシリ� �ン窒化膜を形成した後、パターニングを行� �ことにより、第1半導体層41のうちゲート電� �2の上に位置する部分の上に、エッチングス� ��ッパー層43を形成する。

 さらに、図12(d)に示すように、第1半導体� ��41およびエッチングストッパー層43を覆う第 2半導体層42を形成し、第2半導体層42の上に、 不純物含有層5を形成する。

 次に、図12(e)に示すように、パターニン� �を行うことにより、第1半導体層41、第2半導� ��層42および不純物含有層5を島状にする。

 次に、図12(f)に示すように、島状の不純� �含有層5、第2半導体層42および第1半導体層41� ��上を覆う電極層を形成した後、電極層の上� ��フォトレジスト7を形成する。フォトレジス ト7には、ゲート電極2の上方位置で電極層が� ��出するように開口11を形成する。このフォ� �レジスト7をマスクとしてエッチングを行う� ��とにより、まず、電極層に開口11を貫通さ� �る。これにより、開口11の両側に、ソース電 極6aおよびドレイン電極6bを形成する。その� �、エッチングストッパー層43に到達するまで エッチングを進行させることにより、ソース 領域5aおよびドレイン領域5bを形成するとと� �に、第2半導体層42a、42bを形成する。

 その後、図示は省略するがフォトレジス� ��7を除去し、パッシベーション膜8、平坦化� �9および透明電極10を形成することにより、TF Tを形成することができる。

  (実施形態5)
 次に、本発明による第5の実施形態の半導体 素子を説明する。図13は、実施形態5の半導体 素子を示す断面図である。実施形態1~4の半導 体素子がボトムゲート型構造を有するのに対 し、本実施形態の半導体素子はトップゲート 型構造(スタガ構造)を有するTFTである。

 図13に示すように、本実施形態のTFTでは� �絶縁基板であるガラス基板51の上に互いに離 間して配置する、微結晶シリコン膜または非 結晶シリコン膜の第1半導体層61a、61bが形成� �れている。第1半導体層61a、61bの厚さは60nm以 上140nm以下であり、第1半導体層61a、61bの間に は、溝63が配置されている。第1半導体層61aの 上にはソース領域55aが形成され、第2半導体� �61bの上にはドレイン領域55bが形成されてい� �。ソース領域55aおよびドレイン領域55bは、� �晶質シリコンまたは微結晶シリコンであり� �例えばリンなどのn型不純物を含んでいる。

 ソース領域55a、ドレイン領域55bおよび溝6 3の表面は、第2半導体層62によって覆われて� �る。第2半導体層62は、厚さ20nm以上60nm以下の 微結晶シリコン膜または非結晶シリコン膜か ら形成されている。第1半導体層61a、61bおよ� �第2半導体層62により、半導体層54が構成され る。また、第2半導体層62のうち、溝63の表面� ��覆う部分を第1領域54cと呼び、第1半導体層61 aを第2領域54aと呼び、第1半導体層61bを第3領� �54bと呼ぶ。なお、第2半導体層62のうちソー� �領域55aおよびドレイン領域55bの上を覆う部� �は、電流が流れる活性層として機能しない� �め、半導体層54の第1領域54c、第2領域54aおよ� ��第3領域54bには含めない。

 本実施形態において、第1領域54cの上面(� �こでは、第2半導体層62のうち溝63の底面を覆 う部分の上面をいう)は、第2領域54aおよび第3 領域54bのうち第1領域54c側の端部の上面(第1半 導体層61a、61bの上面)よりもガラス基板1側に� ��置している。また、第2領域54aにおける第1� �導体層61aの上面から第1領域54cにおける第2半 導体層62の上面までの、上下方向の距離(オフ セット部の長さL1)は、第2半導体層62の厚さ(� �1領域4cの厚さL2)の1倍以上7倍以下である。か つ、第3領域54bにおける第1半導体層61bの上面� ��ら第1領域54cにおける第2半導体層62の上面ま での、上下方向の距離(オフセット部の長さL3 )は、第2半導体層62の厚さ(第1領域4cの厚さL2)� ��1倍以上7倍以下である。

 第2半導体層62の上は、シリコン窒化膜の� ��ート絶縁膜53により覆われている。ゲート� �縁膜53のうち第1領域54cに対向する部分の上� �は、Al/Mo積層(Moが下層)のゲート電極52が形成 されている。一方、ゲート絶縁膜53のうち第2 領域54aに対向する部分の上には、Al/Mo積層(Mo� ��下層)のソース電極56aが形成されている。ソ ース電極56aは、ゲート絶縁膜53および第2半導 体層62を貫通して、ソース領域55aに接触して� ��る。また、ゲート絶縁膜53のうち第3領域54b� ��対向する部分の上には、Al/Mo積層(Moが下層)� ��ドレイン電極56bが形成されている。ドレイ� ��電極56bは、ゲート絶縁膜53および第2半導体� ��62を貫通して、ドレイン領域55bに接触して� �る。ゲート絶縁膜53、ゲート電極52、ソース� ��極56aおよびドレイン電極56bの上は、保護膜5 8によって覆われている。

 本実施形態の微結晶シリコンTFTでは、オ� ��セット部を設けることにより、オフセット� ��を設けない場合と比較して、オフ電流を少� ��くすることができる。すなわち、微結晶シ� ��コンTFTの利点であるオン電流の多さ(高移動 度)を確保しつつ、オフ電流を少なくするこ� �ができるため、高ON/OFF比を実現することが� �きる。

 微結晶シリコンTFTでは、ゲート電圧が負( ~-30V)のときに、急激にオフ電流が増加してし まうが、オフセット部の長さL1、L3を、第1領� ��4cの厚さL2の1倍以上とすることにより、オ� �電流の増加を抑制することができる。また� �オフセット部の長さL1、L3を、第1領域4cの厚� ��L2の7倍以下とすることにより、寄生抵抗が� ��きくなることによるオン電流の低下を回避� ��ることができる。具体的には、オフセット� ��域(L1、L3)の長さが60nm以上140nm以下であれば� ��高移動度(オン特性)と低オフ電流(最低オフ� ��流)を両立することができる。

 また、半導体層54として微結晶シリコン� �を形成したため、一般的なa-SiTFTと同様の製� ��プロセスによってTFTを容易に製造すること� ��できる。

 さらに、第1半導体層61a、61bの厚さから第 2半導体層62の厚さを引いた値をオフセット部 の厚さ(L1、L3)とし、第2半導体層62の厚さを第 1領域4cの厚さ(L2)とすることができるため、� �れらの厚さをより確実に制御することがで� �る。

 次に、本実施形態のTFTの製造方法につい� ��、図14(a)~(e)を参照しながら説明する。図14(a )~(e)は、実施形態5の半導体素子の製造工程を 示す断面図である。

 まず、図14(a)に示すように、ガラス基板51 の上に、高密度プラズマCVD(ICP方式、表面波� �ラズマ方式又はECR方式)を行うことにより、� ��結晶シリコン膜61を形成する。ここで、微� �晶シリコン膜61のかわりに非結晶シリコン膜 を形成してもよく、その場合には、例えば、 プラズマCVDを行えばよい。

 その後、リンなどのn型不純物を含むガス 雰囲気下でプラズマCVDを行うことにより、微 結晶シリコン膜61の上に不純物含有層55を形� �する。

 次に、図14(b)に示すように、不純物含有� �55の上にレジストマスク(図示せず)を形成し� ��パターニングを行うことにより、不純物含� ��層55および微結晶シリコン膜61に溝63を形成� ��る。これにより、溝63の両側に、第1半導体� ��61a、61bおよびソース領域55a、ドレイン領域5 5bを形成する。

 次に、図14(c)に示すように、高密度プラ� �マCVD(ICP方式、表面波プラズマ方式又はECR方� ��)を行うことにより、第1半導体層61a、61bお� �び溝63を覆う微結晶シリコン膜である第2半� �体層62を形成する。本実施形態では、第2半� �体層62の厚さを、第1半導体層61a、61bの厚さ� �1/8以上1/2以下とする。

 次に、図14(d)に示すように、プラズマCVD� �行うことにより、第2半導体層62の上に、シ� �コン窒化膜のゲート絶縁膜53を形成する。

 その後、図14(e)に示すように、ゲート絶� �膜53の上に、ゲート電極52、ソース電極56aお� ��びドレイン電極56bを形成し、これらの上に� ��リコン窒化膜の保護膜58を形成する。以上� �工程によりTFTを形成することができる。

  (実施形態6)
 次に、本発明による第6の実施形態の半導体 素子を説明する。図15は、実施形態6の半導体 素子を示す断面図である。本実施形態の半導 体素子はトップゲート型構造(スタガ構造)を� ��するTFTである。

 図15に示すように、本実施形態のTFTでは� �絶縁基板であるガラス基板51の上に、厚さ20n m以上60nm以下の微結晶シリコン膜である第1半 導体層71が形成されている。第1半導体層71の� ��には第2半導体層72a、72bが形成されており、 第2半導体層72a、72bの間は、溝73により互いに 分離されている。第2半導体層72a、72bは、厚� �60nm以上140nm以下の微結晶シリコン膜または� �結晶シリコン膜から形成されている。第1半� ��体層71および第2半導体層72a、72bにより、半� ��体層54が構成されている。また、第1半導体� ��71のうち溝73の底面の下に位置する部分を第 1領域54cと呼び、第2半導体層72aとその下の第1 半導体層71を第2領域54aと呼び、第2半導体層72 bとその下の第1半導体層71を第3領域54bと呼ぶ� ��

 本実施形態において、第1領域54cの上面は 、第2領域54aおよび第3領域54bのうち第1領域54c 側の端部の上面よりもガラス基板51側に位置� ��ている。また、第2領域54aにおける第2半導� �層72aの上面から第1領域54cにおける第1半導体 層71の上面までの、上下方向の距離(オフセッ ト部の長さL1)は、第1半導体層71の厚さ(第1領� ��54cの厚さL2)の1倍以上7倍以下である。かつ� �第3領域54bにおける第2半導体層72bの上面から 第1領域54cにおける第1半導体層71の上面まで� �、上下方向の距離(オフセット部の長さL3)は� ��第1半導体層71の厚さ(第1領域54cの厚さL2)の1� ��以上7倍以下である。

 第2半導体層72aの上にはソース領域55aが形 成され、第2半導体層72bの上にはドレイン領� �55bが形成されている。ソース領域55aおよび� �レイン領域55bと、溝73の底面に配置する第1� �導体層71との上は、シリコン窒化膜のゲート 絶縁膜53が形成されている。

 ゲート絶縁膜53のうち第1領域54cに対向す� ��部分の上には、Al/Mo積層(Moが下層)のゲート� ��極52が形成されている。一方、ゲート絶縁� �53のうち第2領域54aに対向する部分の上には� �Al/Mo積層(Moが下層)のソース電極56aが形成さ� �ている。ソース電極56aは、ゲート絶縁膜53お よび第2半導体層72a、72bを貫通して、ソース� �域55aに接触している。また、ゲート絶縁膜53 のうち第3領域54bに対向する部分の上には、Al /Mo積層(Moが下層)のドレイン電極56bが形成さ� �ている。ドレイン電極56bは、ゲート絶縁膜53 および第2半導体層72a、72bを貫通して、ドレ� �ン領域55bに接触している。ゲート絶縁膜53、 ゲート電極52、ソース電極56aおよびドレイン� ��極56bの上は、シリコン窒化膜の保護膜58に� �って覆われている。

 本実施形態の微結晶シリコンTFTでは、オ� ��セット部を設けることにより、オフセット� ��を設けない場合と比較して、オフ電流を少� ��くすることができる。すなわち、微結晶シ� ��コンTFTの利点であるオン電流の多さ(高移動 度)を確保しつつ、オフ電流を少なくするこ� �ができるため、高ON/OFF比を実現することが� �きる。

 微結晶シリコンTFTでは、ゲート電圧が負( ~-30V)のときに、急激にオフ電流が増加してし まうが、オフセット部の長さL1、L3を、第1領� ��4cの厚さL2の1倍以上とすることにより、オ� �電流の増加を抑制することができる。また� �オフセット部の長さL1、L3を、第1領域4cの厚� ��L2の7倍以下とすることにより、寄生抵抗が� ��きくなることによるオン電流の低下を回避� ��ることができる。具体的には、オフセット� ��域(L1、L3)の長さが60nm以上140nm以下であれば� ��高移動度(オン特性)と低オフ電流(最低オフ� ��流)を両立することができる。

 また、半導体層54として微結晶シリコン� �を形成したため、一般的なa-SiTFTと同様の製� ��プロセスによってTFTを容易に製造すること� ��できる。

 次に、本実施形態のTFTの製造方法につい� ��、図16(a)~(d)を参照しながら説明する。図16(a )~(d)は、実施形態6の半導体素子の製造工程を 示す断面図である。

 まず、図16(a)に示すように、ガラス基板51 の上に、高密度プラズマCVD(ICP方式、表面波� �ラズマ方式又はECR方式)を行うことにより、� ��結晶シリコン膜の第1半導体層71を形成する� ��続いて、高密度プラズマCVD(ICP方式、表面波 プラズマ方式又はECR方式)を行うことにより� �第1半導体層71の上に、微結晶シリコン膜の� �2半導体層72を形成する。このとき、第2半導� ��層72として、非結晶シリコン膜を形成して� �よい。その後、第2半導体層72の上に、不純� �含有層55を形成する。次に、図16(b)に示すよ� ��に、不純物含有層55の上にレジストマスク74 を形成してパターニングを行うことにより、 不純物含有層55および第2半導体層72に溝73を� �成する。これにより、溝73の両側に、ソース 領域55a、ドレイン領域55bを形成するとともに 、第2半導体層72a、72bを形成する。その後、� �ジストマスク74を除去する。

  次に、図16(c)に示すように、ソース領域 55a、ドレイン領域55bおよび溝73の表面を覆う� ��ート絶縁膜53を形成する。

  次に、図16(d)に示すように、ゲート絶縁 膜53を介した溝73の上にゲート電極52、ソース 電極56aおよびドレイン電極56bを形成する。以 上の工程によりTFTを形成することができる。

 実施形態5、6のようにトップゲート型のTF Tを形成する場合には、微結晶シリコン膜が� �くなると結晶化率が増加する傾向にあり、� �の結晶化率の高い領域がゲート絶縁膜との� �面に近い側に配置されるため、ボトムゲー� �構造に対して移動度を高めることが可能に� �る。

  (実施形態7)
 次に、本発明による第7の実施形態の半導体 素子を説明する。図17は、実施形態7の半導体 素子を示す断面図である。本実施形態の半導 体素子は、ゲート電極が半導体層とガラス基 板との間に配置するボトムゲート構造を有す るTFTである。

 図17に示すように、本実施形態のTFTでは、� �導体層4と、ソース領域5aおよびドレイン領� �5bとの間に、酸素を含む層81が形成されてい� ��。酸素を含む層81は、その周囲の領域(半導� ��層4、ソース領域5aおよびドレイン領域5b)よ� ��も高い濃度の酸素を含む。具体的には、酸� ��を含む層81は、1×10 ²⁰ atoms/cm ³ 以上1×10 ²² atoms/cm ³ 以下の酸素を含むことが好ましい。また、よ り好ましくは、1×10 ²¹ atoms/cm ³ 以上の酸素を含むことが好ましい。酸素を含 む層81の厚さは、酸素を含む層81の酸素濃度� �もよるが、例えば1nm以上30nm以下であること� ��好ましい。1nm以上であれば、オフ電流をよ� ��確実に低減できる。一方、30nmを超えると、 酸素を含む層81の電気抵抗が大きくなりすぎ� ��オン電流が低下してしまう可能性がある。

 本実施形態において、第1領域4cの上面は� ��第2領域4aおよび第3領域4bのうち第1領域4c側� ��端部の上面よりもガラス基板1側に位置して いる。そして、第2領域4aおよび第3領域4bの端 部の上面から第1領域4cの上面までの、活性層 の厚さ方向の距離(オフセット部の長さ)は、� ��いに独立に、第1領域4cの厚さの1倍以上7倍� �下である。それ以外の構成は、実施形態1と� ��様であるため、その説明を省略する。

 本実施形態のTFTでは、実施形態1と同様の 効果を得ることができる。さらに、ソース領 域5aとドレイン領域5bとの間の電流経路上に� �電気抵抗の高い酸素を含む層81を形成するこ とにより、オフ電流をより低減することがで きるので、オン・オフ比を改善できる。

 次に、酸素を含む層81の製造工程につい� �説明する。図18(a)~(e)は、実施形態7の半導体� ��子の製造工程を示す断面図である。ここで� ��、製造工程のうち実施形態1と異なる部分の み詳細に説明する。

 まず、図18(a)に示すように、ガラス基板1� ��ゲート電極2を形成した後、図18(b)に示すよ� ��に、ゲート絶縁膜3および半導体層4を形成� �る。

 次に、基板をチャンバーから取り出して� ��素を含む空気中に晒す。このとき、半導体� ��4の温度を15℃以上30℃以下に保ち、24時間か ら48時間、半導体層4を空気に接触させる。こ れにより、図18(c)に示すように、半導体層4の 表面が酸化され、酸素を含む層81が形成され� ��。

 次に、図18(d)に示すように、酸素を含む� �81の上に不純物含有層5を形成する。その後� �図18(e)に示すように、半導体層4、酸素を含� �層81および不純物含有層5を島状にする。

 その後、実施形態1と同様の工程を行うこ とにより、図17に示すようなTFTを得ることが� ��きる。

 半導体層4、ソース領域5aおよびドレイン� ��域5bを形成する工程では、チャンバー内に� �量の酸素が存在するため、意図しなくても� �導体層4、ソース領域5aおよびドレイン領域5b には酸素が導入される。また、製造工程の途 中や終了した後に、酸素が入り込むこともあ る。しかしながら、酸素を含む層81を形成す� ��工程では、半導体層4の表面を意図的に酸素 に晒すため、半導体層4の表面には、他の領� �よりも多量の酸素が供給される。したがっ� �、酸素を含む層81の酸素濃度は、周囲の領域 の酸素濃度よりも高くなる。

 また、同一のチャンバー内で半導体層4と 酸素を含む層81とをCVD法で連続形成してもよ� ��。

 なお、上記実施形態1~7では、TFTとして、� ��晶表示装置のアクティブマトリクス基板102( 図6に示す)に用いるTFTを例に挙げて説明した� ��、本発明はこれに限らず、有機EL表示装置� �アクティブマトリクス基板等に用いてもよ� �。また、画素のスイッチング素子であるTFT� �してだけでなく、その他にも例えばゲート� �ライバや有機EL表示装置のスイッチング素子 にも適用することができる。