本発明の実施の形態について図面を参照� ��ながら詳細に説明する。なお、図中同一ま� ��は相当部分には同一符号を付してその説明� ��繰返さない。

 図1は、この発明の実施の形態による半導体 素子の断面図である。図1を参照して、この� �明の実施の形態による半導体素子10は、基板 1と、ソース電極2と、ドレイン電極3と、SiO ₂ 層4,11と、電荷蓄積層5,6と、サイドウォール7, 8と、ゲート電極9,14と、パッド12,13とを備え� �。

 基板1は、たとえば、(100)面を有するn型シリ コン(Si)からなる。ソース電極2およびドレイ� ��電極3は、p ⁺ Siからなり、基板1の一主面側に形成される。 SiO ₂ 層4は、基板1の一主面に形成され、電子がト� ��ネル不可能な膜厚を有する。つまり、SiO ₂ 層4は、電荷蓄積層5が基板1と容量結合する膜 厚を有する。

 電荷蓄積層5は、SiO ₂ 層4上にSiO ₂ 層4に接して形成される。電荷蓄積層6は、電� ��蓄積層5上に電荷蓄積層5に接して形成され� �。サイドウォール7は、SiO ₂ 膜を含む絶縁物からなり、電荷蓄積層5,6の一 方の側壁およびSiO ₂ 層4に接して形成される。また、サイドウォ� �ル8は、SiO ₂ 膜を含む絶縁物からなり、電荷蓄積層5,6の他 方の側壁およびSiO ₂ 層4に接して形成される。そして、サイドウ� �ール7,8は、電荷蓄積層5,6の膜厚の和に略等� �い膜厚を有する。

 ゲート電極9は、たとえば、ニッケルシリサ イド等の金属シリサイド、窒化チタン(TiN)等� ��金属窒化物、金属カーバイドおよびジャー� ��ナナイドのいずれかからなり、電荷蓄積層6 およびサイドウォール7,8上に電荷蓄積層6お� �びサイドウォール7,8に接して形成される。Si O ₂ 層11は、ゲート電極9を覆うように形成され、 電子がトンネル不可能な膜厚を有する。

 パッド12は、ゲート電極9の一方端の上側に� ��置し、SiO ₂ 層11に接して形成される。また、パッド13は� �ゲート電極9の他方端の上側に位置し、SiO ₂ 層11に接して形成される。そして、パッド12,1 3は、それぞれ、ゲート電極9の一方端および� ��方端と容量結合する。

 ゲート電極14は、SiO ₂ 層11上にSiO ₂ 層11に接して形成される。そして、ゲート電� ��14は、タンタル(Ta)、アルミニウム(Al)、タン グステン(W)およびモリブデン(Mo)等の純金属� �るいはそれらの合金、窒化チタン(TiN)および 窒化タンタル(TaN)等の金属シリサイド、TiN/W/T iNのスタック構造、ITO(Indium Tin Oxide)およびIZ O(Indium Zinc Oxide)等の透明導電体または不純� �を高濃度にドープして低抵抗化した半導体� �からなる。

 電荷蓄積層5は、量子ドット51a~51cと、酸化� �52とからなる。量子ドット51a~51cの各々は、� �ンドープのSiからなり、SiO ₂ 層4に接して形成される。そして、量子ドッ� �51a~51cのドット密度は、5×10 ¹⁰ cm ^-2 ~1×10 ¹³ cm ^-2 の範囲である。酸化層52は、SiO ₂ からなり、量子ドット51a~51cを被覆するよう� �SiO ₂ 層4上に形成される。

 電荷蓄積層6は、量子ドット61a~61cと、酸化� �62とからなる。量子ドット61a~61cの各々は、n ⁺ Siからなり、酸化層52上に形成される。この� �合、量子ドット61a~61cは、それぞれ、量子ド� ��ト51a~51c上に位置するように形成される。ま た、量子ドット61a~61cのドット密度は、5×10 ¹⁰ cm ^-2 ~1×10 ¹³ cm ^-2 の範囲であり、キャリア濃度は、1~100個/ドッ トの範囲である。

 なお、量子ドットとは、導電性材料によ� ��成る量子構造体を意味し、ドットへの1によ る静電エネルギーの増加が室温のエネルギー である26meVよりも大きくなる程度に小さなサ� ��ズを有する半導体単結晶から構成された球� ��あるいは半球状の微細結晶である。そして� ��量子ドットがSiからなる場合、量子ドット� �サイズは、典型的には10nm以下である。

 したがって、量子ドット51a~51c,61a~61cの各� ��は、10nm以下の大きさを有する球状あるいは 半球状の微細結晶からなる。

 量子ドット51a~51cを被覆する酸化層52は、� ��子ドット51aと量子ドット61aとの距離、量子� ��ット51bと量子ドット61bとの距離および量子� ��ット51cと量子ドット61cとの距離が約1~3nmに� �る膜厚を有する。つまり、酸化層52は、量子 ドット51a,61a間、量子ドット51b,61b間および量� ��ドット51c,61c間で電子がトンネルする膜厚を 有する。

 また、量子ドット61a~61cを被覆する酸化層 62は、ゲート電極9と量子ドット61a~61cとの間� �電子がトンネルしない3~6nmの膜厚、すなわち 、ゲート電極9が量子ドット61a~61cと容量結合� ��る膜厚を有する。

 このように、半導体素子10は、量子ドット51 a~51cを基板1と容量結合させるSiO ₂ 層4と、量子ドット61a~61cをゲート電極14と容� �結合させるSiO ₂ 層11とによって挟まれた電荷蓄積層5,6を含む� ��で、半導体素子10は、MOSFET上に形成された� �ローティングゲート構造を有する半導体素� �である。

 なお、半導体素子10において、チャネル� �の量子ドット51a~51c,61a~61cの個数は、量子ド� �ト51a~51c,61a~61cのサイズおよび密度が決まれ� �、MOSFETのチャネル長およびチャネル幅が任� �の寸法を有していても、自ずと決定される� �

 次に、半導体素子10の製造方法について� �明する。図2および図3は、それぞれ、図1に� �す半導体素子10の製造方法を示す第1および� �2の工程図である。図2を参照して、一連の動 作が開始されると、素子分離(LOCOS:Local Oxidati on of Silicon)によって基板1の表面側に選択酸� ��領域21,22を形成する(図2の(a)参照)。

 その後、基板1の一主面を2%の酸素雰囲気中� ��おいて約1000℃で酸化することにより基板1� �一主面の全面にSiO ₂ 膜を形成し、その形成したSiO ₂ 膜をフォトリソグラフィーによってパターン ニングしてSiO ₂ 層4を形成する(図2の(b)参照)。

 そして、SiO ₂ 層4の表面を0.1%のフッ酸で洗浄する。これに� ��って、SiO ₂ 層4の表面がOHによって終端される。その後、 シラン(SiH ₄ )ガスを原料として、575℃の基板温度、26.6Pa� �反応圧力で60秒間、減圧化学気相堆積法(LPCVD :Low Pressure Chemical Vapour Deposition)によって量 子ドット51a~51cを自己組織的にSiO ₂ 層4上に形成する(図2の(c)参照)。

 そして、量子ドット51a~51cを2%の酸素雰囲� ��中において約850℃で酸化し、2nm程度の膜厚� ��有する酸化層52を形成する。これによって� �電荷蓄積層5が形成される(図2の(d)参照)。

 その後、SiH ₄ ガスおよびホスフィン(PH ₃ )ガスを原料として、575℃の基板温度、26.6Pa� �反応圧力で60秒間、LPCVD法によって量子ドッ� ��61a~61cを自己組織的に酸化層52上に形成する( 図2の(e)参照)。

 そして、量子ドット61a~61c上にアモルファス シリコン(a-Si)を堆積する。この場合、原料ガ スは、ジシラン(Si ₂ H ₆ )ガスであり、基板温度は、440℃であり、反� �圧力は、26.6Paである。その後、a-Siを2%の酸� �雰囲気中において1000℃の温度で酸化し、3~6n m程度の膜厚を有する酸化層62を形成する。こ れによって、電荷蓄積層6が形成される(図3の (f)参照)。

 引き続いて、フォトリソグラフィーによ� ��て量子ドット51a~51c、酸化層52、量子ドット6 1a~61cおよび酸化層62を所定の寸法にパターン� ��ングし、量子ドット51a~51c、酸化層52、量子� ��ット61a~61cおよび酸化層62の両側から基板1の 一主面にボロン(B)を高濃度にドープすること によってソース電極2およびドレイン電極3を� ��成する(図3の(g)参照)。

 そして、量子ドット51a~51c、酸化層52、量� ��ドット61a~61cおよび酸化層62の両側にサイド� ��ォール7,8を形成するとともに、電荷蓄積層6 およびサイドウォール7,8上にゲート電極9を� �成する(図3の(h)参照)。

 その後、ゲート電極9を覆うようにSiO ₂ を形成し、その形成したSiO ₂ をフォトリソグラフィーによって所定の寸法 にパターンニングしてSiO ₂ 層11を形成する。そして、ゲート電極9の一方 端上に位置するようにパッド12をSiO ₂ 層11に接して形成し、ゲート電極9の他方端上 に位置するようにパッド13をSiO ₂ 層11に接して形成するとともに、SiO ₂ 層11上にゲート電極14を形成する(図3の(i)参照 )。これによって、半導体素子10が完成する。

 図4は、図1に示す半導体素子10の電気回路 の模式図である。なお、図4においては、ゲ� �ト電極9の一方端と容量結合したパッド12を� �号ゲートSG1とし、ゲート電極9の他方端と容� ��結合したパッド13を信号ゲートSG2とし、ゲ� �ト電極14をゲートGとして表している。

 図4を参照して、キャリアがトンネル不可能 な膜厚を有するSiO ₂ 層4が基板1と電荷蓄積層5との間に存在するた め、電荷蓄積層5の量子ドット51a~51cは、それ� ��れ、キャパシタC1~C3によって基板1と容量結� ��する。

 また、電荷蓄積層5の酸化層52は、キャリ� ��が量子ドット51a,61a間、量子ドット51b,61b間� �よび量子ドット51c,61c間でトンネル可能な膜� ��を有するため、量子ドット51a~51cは、それぞ れ、トンネル接合TJ1~TJ3によって量子ドット61 a~61cと結合される。

 さらに、電荷蓄積層6の酸化層62は、キャ� ��アがゲート電極9と量子ドット61a~61cとの間� �トンネル不可能な膜厚を有するため、量子� �ット61a~61cは、それぞれ、キャパシタC4~C6に� �ってゲート電極9中のノードN1~N3と容量結合� �る。

 さらに、SiO ₂ 層11は、キャリアがトンネル不可能な膜厚を� ��するため、ノードN2は、キャパシタC7によっ てゲートGと容量結合する。

 そして、量子ドット51a~51cは、アンドープSi� ��らなり、量子ドット61a~61cは、n ⁺ Siからなるため、ノードN1~N3に電圧が印加さ� �ていない場合、キャリアは、量子ドット51a~5 1cではなく、量子ドット61a~61cのみに蓄積され る。この場合、量子ドット61a~61cの各々は、2� ��の電子を蓄積する。

 半導体素子10は、半導体メモリまたは比� �器として用いられる。まず、半導体素子10を 半導体メモリとして用いる場合について説明 する。図5は、半導体メモリとして用いられ� �半導体素子10の動作を説明するための図であ る。半導体素子10が半導体メモリとして用い� ��れる場合、ゲート電極9は、1つの信号ゲー� �SG1からなる。すなわち、ノードN1~N3には、同 じ電圧が印加される。

 V1の電圧が信号ゲートSG1,SG2に印加された場� ��、V1の電圧がノードN1~N3に印加され、キャリ アは、量子ドット61a~61cのみに蓄積される。� �して、この場合、ソース電極2とドレイン電� ��3との間には、電流I _SD 1が流れる(図5の(a)参照)。

 また、V2(<V1)の電圧が信号ゲートSG1,SG2に� �加された場合、V2(<V1)の電圧がノードN1~N3� �印加され、量子ドット61a~61cに蓄積されたキ� ��リアの一部は、トンネルによって量子ドッ� ��51a~51cへ移動する。そして、キャリアは、量 子ドット51a~51cおよび量子ドット61a~61cに蓄積� ��れる。この場合、ソース電極2とドレイン電 極3との間には、電流I _SD 2(<I _SD 1)が流れる(図5の(b)参照)。

 さらに、V3(<V2)の電圧が信号ゲートSG1,SG2� �印加された場合、V3(<V2)の電圧がノードN1~N 3に印加され、量子ドット61a~61cに蓄積された� ��ャリアは、トンネルによって更に量子ドッ� ��51a~51cへ移動する。そして、キャリアは、量 子ドット51a~51cのみに蓄積される。この場合� �ソース電極2とドレイン電極3との間には、電 流I _SD 3(<I _SD 2)が流れる(図5の(c)参照)。

 したがって、ソース電極2とドレイン電極3� �の間に流れる電流I _SD を検出することによって、量子ドット51a~51c,6 1a~61cにおけるキャリアの分布状態を知ること ができる。その結果、キャリアの各分布状態 を数値に対応付けることによって半導体素子 10を半導体メモリとして用いることができる� ��

 半導体素子10を半導体メモリとして用い� �場合、各数値に対応して量子ドット51a~51c,61a ~61cに分布するキャリアは、量子ドット61a~61c� ��ら供給されるので、半導体メモリの駆動電� ��を低くできる。すなわち、電荷蓄積層に分� ��するキャリアを基板またはゲート電極から� ��給する場合、容量結合を介してキャリアを� ��荷蓄積層へ供給するため、大きな駆動電圧� ��必要であるが、積層された2つの電荷蓄積層 5,6のうちの1つの電荷蓄積層6が量子ドット51a~ 51c,61a~61cに分布するキャリアを供給する場合� ��元来、量子ドット61a~61cに存在するキャリア を保持するか、量子ドット61a~61cに存在する� �ャリアをトンネルによって量子ドット51a~51c� ��移動させるだけであるので、駆動電圧を低� ��できる。

 次に、半導体素子10を比較器として用い� �場合について説明する。図6Aから図6Dは、比� ��器として用いられる半導体素子10の動作を� �明するための図である。半導体素子10が比較 器として用いられる場合、ゲート電極9は、2� ��の信号ゲートSG1,SG2からなる。そして、信号 ゲートSG1は、量子ドット51b,61bを中心にして� �側の電荷蓄積層5,6上に配置され、信号ゲー� �SG2は、量子ドット51b,61bを中心にして右側の� ��荷蓄積層5,6上に配置される。

 そして、論理値である“1”を構成する電圧 V1が信号ゲートSG1,SG2の両方に印加されると、 ノードN1~N3は、全て、同じ電位になり、キャ� ��アは、量子ドット61a~61cのみに蓄積される。 この場合、ソース電極2とドレイン電極3との� ��には、電流I _SD 1が流れる(図6A参照)。

 また、電圧V1が信号ゲートSG1に印加され、� �理値である“0”を構成する電圧V3(<V1)が信 号ゲートSG2に印加された場合、量子ドット61a は、2個の電子を保持し、量子ドット61bは、2� ��の電子のうち、ノードN3側の電子をトンネ� �によって量子ドット51bへ移動させ、量子ド� �ト61cは、2個の電子をトンネルによって量子� ��ット51cへ移動させる。つまり、信号ゲートS G2の下側に存在する電子は、量子ドット61b,61c から量子ドット51b,51cへ移動する。その結果� �量子ドット61a,51cは、2個の電子を蓄積し、量 子ドット61b,51bは、1個の電子を蓄積し、量子� ��ット51a,61cは、電子を蓄積しない。この場合 、ソース電極2とドレイン電極3との間には、� ��流I _SD 4(<I _SD 1)が流れる(図6B参照)。

 さらに、電圧V3が信号ゲートSG1に印加され� �電圧V1が信号ゲートSG2に印加された場合、量 子ドット61aは、2個の電子をトンネルによっ� �量子ドット51aへ移動させ、量子ドット61bは� �2個の電子のうち、ノードN1側の電子をトン� �ルによって量子ドット51bへ移動させ、量子� �ット61cは、2個の電子を保持する。つまり、� ��号ゲートSG1の下側に存在する電子は、量子� ��ット61a,61bから量子ドット51a,51bへ移動する� �その結果、量子ドット61c,51aは、2個の電子を 蓄積し、量子ドット61b,51bは、1個の電子を蓄� ��し、量子ドット51c,61aは、電子を蓄積しない 。この場合、ソース電極2とドレイン電極3と� ��間には、電流I _SD 5(<I _SD 4)が流れる(図6C参照)。

 さらに、電圧V3が2つの信号ゲートSG1,SG2に印 加された場合、量子ドット61a~61cは、2個の電� ��をトンネルによってそれぞれ量子ドット51a~ 51cへ移動させる。その結果、電子は、量子ド ット51a~51cのみに蓄積される。この場合、ソ� �ス電極2とドレイン電極3との間には、電流I _SD 3(<I _SD 5)が流れる(図6D参照)。

 このように、信号ゲートSG1に印加される� ��圧V1が信号ゲートSG2に印加される電圧V1と同 じ場合、量子ドット51a~51c,61a~61cにおけるキャ リア分布は、図6Aに示す分布状態となり、信� ��ゲートSG1に印加される電圧V1が信号ゲートSG 2に印加される電圧V3よりも高い場合、量子ド ット51a~51c,61a~61cにおけるキャリア分布は、図 6Bに示す分布状態となり、信号ゲートSG1に印� ��される電圧V3が信号ゲートSG2に印加される� �圧V1よりも低い場合、量子ドット51a~51c,61a~61c におけるキャリア分布は、図6Cに示す分布状� ��となり、信号ゲートSG1に印加される電圧V3� �信号ゲートSG2に印加される電圧V3と同じ場合 、量子ドット51a~51c,61a~61cにおけるキャリア分 布は、図6Dに示す分布状態となる。

 そして、図6A~6Dに示す分布状態においては� �それぞれ、電流I _SD 1,I _SD 4,I _SD 5,I _SD 3が流れる。つまり、2つの信号ゲートSG1,SG2に 印加される電圧の大小関係に応じて異なる電 流I _SD がソース電極2とドレイン電極3との間に流れ� ��。したがって、ソース電極2とドレイン電極 3との間に流れる電流I _SD を検出することによって、2つの信号ゲートSG 1,SG2に印加された電圧の大小関係を比較する� ��とができる。すなわち、半導体素子10を比� �器として用いることができる。

 この場合、2つの信号ゲートSG1,SG2に印加� �れる電圧の大小関係に応じて、キャリアが� �子ドット51a,61a間、量子ドット51b,61b間および 量子ドット51c,61c間でトンネルによって移動� �るだけであるので、比較器の駆動電圧を低� �できる。

 2つの信号ゲートSG1,SG2に印加される電圧を� �ィジタル値で表すと、信号ゲートSG1,SG2に印� ��される電圧と、電流I _SD との関係は、表1のようになる。

 SG1=SG2=1である場合、量子ドット51a~51c,61a~61c� ��おけるキャリア分布は、図6Aに示す分布状� �となり、ソース電極2とドレイン電極3との間 に流れる電流I _SD は、“大”となる。また、SG1=1,SG2=0である場� ��、量子ドット51a~51c,61a~61cにおけるキャリア� ��布は、図6Bに示す分布状態となり、電流I _SD は、“中”となる。さらに、SG1=0,SG2=1である� ��合、量子ドット51a~51c,61a~61cにおけるキャリ� ��分布は、図6Cに示す分布状態となり、電流I _SD は、“小”となる。さらに、SG1=SG2=0である場 合、量子ドット51a~51c,61a~61cにおけるキャリア 分布は、図6Dに示す分布状態となり、電流I _SD は、“極小”となる。

 したがって、2つの信号ゲートSG1,SG2に印加� �れる電圧がディジタル値である場合におい� �も、ソース電極2とドレイン電極3との間に流 れる電流I _SD を検出することによって半導体素子10を比較� ��として用いることができる。

 なお、量子ドット51a~51c,61a~61cは、帯電電� ��が離散的であるため、量子ドット51a~51c,61a~6 1cを用いた比較器は、ディジタル信号の比較� ��作に有効である。

 図7は、図1に示す半導体素子10を用いた他 の比較器の斜視図である。図7を参照して、� �較器100は、半導体素子10の電荷蓄積層5,6をそ れぞれ電荷蓄積層50,60に代え、ゲート電極9を ゲート電極91~98に代え、パッド12,13をそれぞ� �パッド121~128およびパッド131~138に代えたもの であり、その他は、半導体素子10と同じであ� ��。

 電荷蓄積層50は、SiO ₂ 層4上にSiO ₂ 層4に接して形成され、量子ドット51a~51cと酸� ��層52とからなる。そして、電荷蓄積層50にお いては、量子ドット51a~51cは、比較器100の幅� �向DR1に配置され、量子ドット51a~51cの複数の� ��が比較器100の長さ方向DR2に配置される。

 電荷蓄積層60は、電荷蓄積層50上に電荷蓄 積層50に接して形成され、量子ドット61a~61cと 酸化層62とからなる。そして、電荷蓄積層60� �おいては、量子ドット61a~61cは、幅方向DR1に� ��置され、量子ドット61a~61cの複数の組が長さ 方向DR2に配置される。

 この場合、長さ方向DR2に配置される量子� ��ット51a~51c,61a~61cの間隔は、たとえば、5nmで� ��る。

 また、複数のゲート電極91~98は、サイド� �ォール7,8および電荷蓄積層60上にサイドウォ ール7,8および電荷蓄積層60に接して形成され� ��所定の間隔を隔てて長さ方向DR2に配置され� ��。より具体的には、ゲート電極91~98の各々� �、基板1の法線方向に配置された量子ドット6 1a~61c,51a~51c上に位置するように配置される。� ��して、複数のゲート電極91~98の各々は、ゲ� �ト電極9と同じ材料からなり、半円筒形状ま� ��は逆台形形状の断面形状を有する。また、� ��数のゲート電極91~98の各々は、20nmまたはそ� ��以上の線幅および10nm以上の厚みを有する。 さらに、隣接する2つのゲート電極91,92;92,93;93 ,94;94,95;95,96;96,97;97,98の間隔は、ハーフピッチ で20nmまたはそれ以上である。その結果、2組� ��上の量子ドット51a~51c,61a~61cが1つのゲート電 極(ゲート電極91~98のいずれか)の幅方向に配� �される。

 なお、ゲート電極91~98は、サイドウォー� �7,8および電荷蓄積層60上に金属シリサイド等 を形成し、その形成した金属シリサイド等を フォトリソグラフィーによってパターンニン グすることによって形成される。

 パッド121~128は、それぞれ、ゲート電極91~98� ��一方端上に位置するように長さ方向DR2に配� ��され、SiO ₂ 層11に接して形成される。また、パッド131~138 は、それぞれ、ゲート電極91~98の他方端上に� ��置するように長さ方向DR2に配置され、SiO ₂ 層11に接して形成される。そして、パッド121~ 128は、それぞれ、ゲート電極91~98の一方端と� ��量結合によって結合し、パッド131~138は、そ れぞれ、ゲート電極91~98の他方端と容量結合� ��よって結合する。

 なお、比較器100においては、SiO ₂ 層11は、複数のゲート電極91~98を覆うように� �成される。

 パッド121,131からそれぞれ電圧VA,VBが印加� ��れると、電圧VA,VBは、容量結合によってパ� �ド121,131からゲート電極91に印加され、ゲー� �電極91の下側に配置された量子ドット61a~61c,5 1a~51cにおけるキャリア分布は、電圧VA,VBの比� ��結果に応じて図6A~6Dのいずれかの分布状態� �なる。

 パッド122,132;123,133;124,134;125,135;126,136;127,13 7;128,138からそれぞれ電圧VA,VBが印加された場� ��も、同様である。

 そして、ソース電極2とドレイン電極3との� �に流れる電流I _SD は、ゲート電極91~98の下側に配置された量子� ��ット61a~61c,51a~51cにおけるキャリア分布に応� ��て変化する。

 したがって、比較器100においては、電流I _SD を計測することによって、8個のパッド121~128� ��ら印加される電圧パターンVPAを8個のパッド 131~138から印加される電圧パターンVPBと比較� �ることができる。すなわち、電圧パターンVP A,VPBをそれぞれパッド121~128,131~138に同時に印� ��すると、パターン類似度(ハミング距離)に� �じた出力(=I _SD )を得ることができる。

 このように、比較器100を多ビット一括コ� ��パレータとして用いることができる。

 比較器100を用いると、次の確率的連想動作� ��行なうことができる。電圧パターンVPBを記� ��パターンデータとし、電圧パターンVPAを入� ��パターンとして電圧パターンVPA,VPBをそれぞ れパッド121~128,131~138に同時に印加し、“大” または“極小”となる電流I _SD を検出することによって、入力パターン(電� �パターンVPA)に類似した記憶パターン(電圧パ ターンVPB)を選ぶことができる。

 なお、比較器100は、8本のゲート電極91~98� ��備えると説明したが、この発明においては� ��これに限らず、比較器100は、n(nは2以上の整 数)本のゲート電極を備えていればよい。

 上述したように、この発明においては、電� ��蓄積層6,60中に元来的に存在するキャリア(=� ��子)をゲート電極9,91~98に印加される電圧に� �じてトンネルによって電荷蓄積層5,50中へ移� ��させてキャリア(=電子)を電荷蓄積層5および /または電荷蓄積層6(または電荷蓄積層50およ� ��/または電荷蓄積層60)に分布させ、電荷蓄積 層5,6(または電荷蓄積層50,60)中におけるキャ� �ア(=電子)の分布状態に応じた電流I _SD を計測することによって、半導体素子10を半� ��体メモリまたは比較器として用いる。

 したがって、キャリアを外部(電極または 基板)からフローティングゲート中へ移動さ� �る半導体素子に比べ、駆動電圧を小さくで� �る。

 上記においては、電荷蓄積層5は、アンドー プのSiからなる量子ドット51a~51cを含み、電荷 蓄積層6は、n ⁺ Siからなる量子ドット61a~61cを含むと説明した が、この発明においては、これに限らず、電 荷蓄積層5がアンドープのSiからなる量子ドッ ト51a~51cを含み、電荷蓄積層6がp ⁺ Siからなる量子ドットを含んでいてもよい。� ��の場合、p ⁺ Siからなる量子ドットのドット密度は、5×10 ¹⁰ cm ^-2 ~1×10 ¹³ cm ^-2 の範囲であり、キャリア濃度は、1~100個/ドッ トの範囲である。

 また、電荷蓄積層6がN1 _e のキャリア密度を有するn ⁺ Siからなる量子ドットを含み、電荷蓄積層5が N2 _e (<N1 _e )のキャリア密度を有するn型Siからなる量子� �ットを含んでいてもよい。

 さらに、電荷蓄積層6がN1 _h のキャリア密度を有するp ⁺ Siからなる量子ドットを含み、電荷蓄積層5が N2 _h (<N1 _h )のキャリア密度を有するp型Siからなる量子� �ットを含んでいてもよい。

 また、上記においては、半導体素子10は� �積層された2層の電荷蓄積層5,6を備えると説� ��したが、この発明においては、半導体素子1 0は、3層以上の電荷蓄積層を備えていてもよ� ��、一般的には、m(mは2以上の整数)層の電荷� �積層を備えていればよい。この場合、半導� �素子10に記憶する数値の桁数に応じて、積層 される電荷蓄積層の個数を決定してもよい。

 この発明においては、電荷蓄積層6または 電荷蓄積層60は、「第1の電荷蓄積層」を構成 し、電荷蓄積層5または電荷蓄積層50は、「第 2の電荷蓄積層」を構成する。

 また、この発明においては、量子ドット6 1a~61cは、「第1の量子ドット」を構成し、量� �ドット51a~51cは、「第2の量子ドット」を構成 する。

 さらに、この発明においては、酸化層52� �、量子ドット61a~61cを量子ドット51a~51cとトン ネル接合させるための「絶縁層」を構成する 。

 さらに、この発明においては、ソース電� ��2およびドレイン電極3は、ゲート電極9,91~98� ��よって第1および第2の電荷蓄積層5,6(または5 0,60)に印加される第1および第2の電圧の比較� �果を第1および第2の量子ドット51a~51c,61a~61cに おけるキャリア分布に応じて流れる電流によ り検出する「検出部」を構成する。

 今回開示された実施の形態はすべての点� ��例示であって制限的なものではないと考え� ��れるべきである。本発明の範囲は、上記し� ��実施の形態の説明ではなくて特許請求の範� ��によって示され、特許請求の範囲と均等の� ��味および範囲内でのすべての変更が含まれ� ��ことが意図される。