Bei Halbleiterspeichern mit Charge-Trapping-Speicherzellen, insbesondere bei SONOS-und NROM-Speichern (zum Beispiel US 5,768, 192, US 6, 011,725 und WO 99/60631) ist als Gate- Dielektrikum eine Schichtfolge vorhanden, die eine für das Einfangen von Ladungsträgern (trapping von CHE, d. h. channel hot electrons) an Source und Drain vorgesehene Speicher- schicht zwischen Begrenzungsschichten umfasst. Das Material der Begrenzungsschichten besitzt eine höhere Energiebandlücke als das Material der Speicherschicht, so dass die Ladungsträ- ger, die in der Speicherschicht zwischen den Begrenzungs- schichten gefangen sind, dort lokalisiert bleiben.

Bei derartigen Speichern werden vergrabene Bitleitungen in Halbleitermaterial hergestellt, indem das Material durch Ein- bringen von Dotierstoff elektrisch leitend dotiert wird. An- teile dieser Bitleitungen bilden gleichzeitig die Source- /Drain-Bereiche der Transistoren der einzelnen Speicherzel- len. Angrenzend an die vergrabenen Bitleitungen sind daher die Kanalbereiche vorhanden, auf denen ein Gate-Dielektrikum aufgebracht ist, auf dem die jeweilige Gate-Elektrode ange- ordnet ist. Mit den Gate-Elektroden verbunden sind die Wort- leitungen, die elektrisch isoliert über den Bitleitungen ver- laufen. Um die kapazitive Kopplung zwischen den vergrabenen Bitleitungen und den Wortleitungen bzw. den jeweils benach- barten Gate-Elektroden möglichst gering zu halten, muss der jeweilige Isolationsbereich über der Bitleitung ausreichend dick sein und selbstjustiert zu der Bitleitung angebracht werden. Außerdem soll der Rand der unteren Begrenzungsfläche des Source-/D, rain-Bereiches bzw. der vergrabenen Bitleitung,

die so genannte Junction, im richtigen vorgegebenen Abstand zu der Gate-Elektrode verlaufen.

Als Material für die Speicherschicht kommt vorzugsweise ein Nitrid in Frage ; als umgebendes Material ist vorrangig ein Oxid geeignet. Bei einer Speicherzelle im Materialsystem von Silizium ist die Speicherzelle in diesem Beispiel Siliziümni- trid mit einer Energiebandlücke von etwa 5 eV, die umgebenden Begrenzungsschichten Siliziumoxid mit einer Energiebandlücke von etwa 9 eV. Die Speicherschicht kann ein anderes Material mit einer kleineren Energiebandlücke als derjenigen der Be- grenzungsschichten sein, wobei die Differenz der Energieband- lücken für einen guten elektrischen Einschluss der Ladungs- träger (confinement) möglichst groß sein soll. In Verbindung mit Siliziumoxid kann z. B. Tantaloxid (im Fall stöchiometri- scher Zusammensetzung Ta205), Hafniumoxid (im Fall stöchio- metrischer Zusammensetzung HfO2), Hafniumsilikat, Titanoxid (im Fall stöchiometrischer Zusammensetzung TiO2), Zirkonoxid (im Fall stöchiometrischer Zusammensetzung ZrO2) Aluminium- oxid (im Fall stöchiometrischer Zusammensetzung Al203) oder intrinsisch leitendes (undotiertes) Silizium als Material der Speicherschicht eingesetzt werden. Die relative Dielektrizi- tätszahl des Materials der Speicherschicht ist vorzugsweise größer als 4.

Die Charge-Trapping-Speicherzellen werden bisher in zeilen- und spaltenweisen Anordnungen mit sich kreuzenden, in Halb- leitermaterial vergrabenen diffundierten Bitleitungen und mit als Polysiliziumstreifen ausgebildeten Wortleitungen herge- stellt. Die elektrische Isolation'zwischen den Wortleitungen und den vergrabenen Bitleitungen geschieht durch ein Bitlei- tungsoxid, das zwischen den Wortleitungen und den Bitleitun- gen angeordnet ist. Dieses Bitleitungsoxid wird durch Oxida- tion des Halbleitermateriales hergestellt, was eine Diffusion des Dotierstoffes der Bitleitungen und damit eine Verbreite- rung und eine Verschmierung des Dotierstoffprofils verur- sacht. Außerdem entstehen so genannte Bird's Beaks an der

Kante der Speicherschichtfolge, die üblicherweise eine Oxid- Nitrid-Oxid-Schichtfolge ist. Durch diese unregelmäßige Aus- bildung der Oxidschicht werden die Programmiereigenschaften der Speicherzellen nachteilig beeinflusst. Zur Umgehung die- ser Schwierigkeiten wurde bislang ein etwas größerer Bereich für eine einzelne Speicherzelle zur Verfügung gestellt, als das auf Grund der theoretischen Struktur eigentlich erforder- lich wäre.

Aufgabe der vorliegenden Erfindung ist es, einen verbesserten Halbleiterspeicher anzugeben, bei dem die Verwendung von Charge-Trapping-Speicherzellen bei möglichst geringem Platz- bedarf möglich ist.

Diese Aufgabe wird mit dem Halbleiterspeicher mit den Merkma- len des Anspruches 1 gelöst. Ausgestaltungen ergeben sich aus den abhängigen Ansprüchen.

Der Halbleiterspeicher umfasst eine zeilen-und spaltenweise Anordnung von Speicherzellen, die jeweils eine Transistor- struktur aufweisen, bei der das Gate-Dielektrikum als Spei- cherschichtfolge ausgebildet ist. Die Speicherschichtfolge hat drei aufeinanderfolgende Isolationsschichten, von denen die mittlere eine hohe Dichte elektrisch aktiver Fangstellen besitzt, wie das oben zum Stand der Technik bereits beschrie- ben wurde. Diese Zellen, die insbesondere SONOS-Speicherzel- len oder NROM-Speicherzellen sein können, sind dafür vorgese- hen, durch Trapping von heißen Elektronen aus dem Kanal (CHE) programmiert zu werden, was an einer dem Kanal zugewandten Kante sowohl des Source-Bereiches als auch des Drain-Berei- ches unabhängig voneinander geschehen kann. Das Löschen ge- schieht durch Channel-hot-hole-injection.

Es sind streifenförmige Source-Leitungen vorgesehen, die die Source-Bereiche aufeinander folgend elektrisch leitend mit- einander verbinden. Die Source-Leitungen sind vorzugsweise im Halbleitermaterial vergraben und enthalten abschnittsweise

die Source-Bereiche ; die Source-Leitungen können aber auch in einer Verdrahtungsebene auf der Oberseite als Source-Kontakt- Streifen ausgebildet und jeweils mit den Source-Bereichen elektrisch leitend verbunden sein. Die Wortleitungen sind auf der Oberseite parallel zu den Source-Leitungen strukturiert und umfassen jeweils die Gate-Elektroden. Die Drain-Bereiche sind in Richtung quer zu den Wortleitungen und den Source- Leitungen durch auf der Oberseite in einer Verdrahtungsebene strukturierte Drain-Kontakt-Streifen angeschlossen und elek- trisch leitend miteinander verbunden. Es ist so eine spalten- weise Verbindung der Source-Bereiche bzw. der Gate-Elektroden und eine zeilenweise Verbindung der Drain-Bereiche vorgese- hen. Die Source-Bereiche und die Drain-Bereiche sind nach Art einer Standard-CMOS-Logik-Technologie selbstjustiert zu den Wortleitungen ausgebildet.

Es folgt eine genauere Beschreibung von Beispielen des Halb- leiterspeichers anhand der Figuren 1 bis 5.

Die Figuren 1 bis 3 zeigen jeweils Querschnitte durch ein Beispiel eines Halbleiterspeichers.

Die Figur 4 zeigt einen Halbleiterspeicher im Ausschnitt in einer Schnittaufsicht.

Die Figur 5 zeigt einen Ausschnitt aus einem Anschlussschema der Speicherzellen.

In der Figur 1 ist ein Querschnitt durch ein Ausführungsbei- spiel des Halbleiterspeichers dargestellt. In einem Halblei- terkörper 1 sind die Source-Bereiche 3 und die Drain-Bereiche 4 als Source S bzw. Drain D der Speicherzellentransistoren mittels einer bereichsweisen Dotierung des Halbleitermateria- les ausgebildet. Zwischen den Source-Bereichen 3 und den Drain-Bereichen 4 befindet sich beidseits jeweils ein Kanal- bereich in dem Halbleitermaterial, über dem eine für Charge- Trapping geeignete Speicherschichtfolge 5 aufgebracht ist.

Diese Speicherschichtfolge 5 umfasst eine Speicherschicht zwischen Begrenzungsschichten. Wenn das Halbleitermaterial des Halbleiterkörpers 1 Silizium ist, ist die Speicher- schichtfolge zum Beispiel eine Oxid-Nitrid-Oxid-Schichtfolge.

Als Speicherschichtfolge 5 kommt aber im Prinzip jede für Charge-Trapping-Speicherzellen geeignete Speicherschichtfolge in Frage.

Die Speicherschichtfolge 5 fungiert als Gate-Dielektrikum.

Darüber sind die Wortleitungen 6 aufgebracht, die über dem Kanalbereich jeweils als Gate-Elektrode vorgesehen sind. Die Wortleitungen 6 und die Speicherschichtfolge 5 sind so struk- turiert, dass sie in Streifen im Abstand parallel zueinander senkrecht zur Zeichenebene der Figur 1 verlaufen. Parallel dazu sind vergrabene Source-Leitungen ausgebildet, die je- weils die Source-Bereiche 3 umfassen und senkrecht zur Zei- chenebene der Figur 1 spaltenweise aufeinander folgende Sour- ce-Bereiche 3 elektrisch leitend miteinander verbinden. Die Wortleitungen 6 sind vorzugsweise Polysiliziumstreifen. Die Wortleitungen sind oberseitig und an den Flanken mit einer elektrisch isolierenden Abdeckung 7 bedeckt, die vorzugsweise Siliziumnitrid ist. Vor dem Aufbringen dieser Abdeckung 7 im Herstellungsprozess kann noch eine Seitenwandoxidation der Polysiliziumstreifen vorgenommen werden.

Nach dem Strukturieren der Abdeckungen 7 verbleibt zwischen den Wortleitungsstegen ein Bereich, in dem das Halbleiterma- terial über den Source-Leitungen freiliegt. Dort kann zur Verringerung des Leitungswiderstandes der Source-Leitungen eine streifenförmige Metallsilizidschicht 11 aufgebracht sein. Eine derartige Metallsilizidschicht, insbesondere eine Kobaltsilizidschicht, wird vorzugsweise mittels des an sich bekannten Salicide-Prozesses hergestellt. Die für Source und Drain in dem Halbleiterkörper 1 ausgebildeten dotierten Be- reiche können seitlich, d. h. an den Flanken der Wortlei- tungsstege, mit LDD-Bereichen 12 (lightly doped drain) verse- hen sein. Die Bereiche zwischen den Wortleitungsstegen und

über den Source-Leitungen sind mit einer Füllung 8 aufge- füllt, die vorzugsweise BPSG (Borphosphorsilikatglas) ist, das vorzugsweise auf eine Blockierschicht oder Diffusionsbar- riere aufgebracht ist, die z. B. SiON einer Dicke von 5 nm bis 20 nm sein kann. Zur Verbesserung der elektrischen Isola- tion zu den Wortleitungen 6 kann auf der Oberseite der Abdek- kung 7 und der Füllung 8 zusätzlich eine elektrisch isolie- rende Isolationsschicht 9 vorgesehen sein, z. B. aus Si02.

Auf der Oberseite sind Drain-Kontakt-Streifen 10 aufgebracht, die quer zu den Wortleitungen 6 streifenförmig strukturiert sind und Drain-Bereiche 4 mittels Drain-Kontakten 14 kontak- tieren und so zeilenweise elektrisch leitend miteinander ver- binden. Diese Drain-Kontakt-Streifen 10 sind vorzugsweise strukturierte Anteile einer untersten Metallisierungsebene, die zur Verdrahtung des Speicherchips vorgesehen ist.

In der Figur 2 ist ein zu dem Querschnitt der Figur 1 coplan- arer Querschnitt durch das Ausführungsbeispiel des Halblei- terspeichers dargestellt. Dieser Querschnitt der Figur 2 liegt zwischen den spaltenweise aufeinander folgenden Source- Bereichen quer zu der Längsrichtung der Wortleitungen 6. Es sind dort im Bereich zwischen den eigentlichen Source-Berei- chen 3 die in der Richtung der Wortleitungen 6 vorzugsweise mit gleich bleibendem Querschnitt strukturierten Source-Lei- tungen 13 als Verbindung der Source-Bereiche 3 untereinander dargestellt. Zwischen den Drain-Bereichen ist jeweils eine STI 2 (shallow trench isolation) zur Isolation der Speicher- zellen untereinander vorhanden. Zwischen den Wortleitungen befindet sich eine Planarisierungsschicht 15. Die übrigen Komponenten, die in der Figur 2 eingezeichnet sind, entspre- chen den mit demselben Bezugszeichen versehenen Komponenten in der Figur 1.

In der Figur 3 ist ein Querschnitt durch das Ausführungsbei- spiel des Halbleiterspeichers quer zu den Drain-Kontakt- Streifen 10 dargestellt. Dieser Querschnitt der Figur 3 ver-

läuft durch die Drain-Bereiche 4 und die dazwischen vorgese- henen STI 2. Wie in den Figuren 2 und 3 erkennbar ist, sind die Bereiche über den STI 2 ebenfalls mit der Füllung 8, vor- zugsweise aus Borphosphorsilikatglas, bis auf die obere Grenzfläche der Abdeckung 7 aufgefüllt. Die Bereiche zwischen den Drain-Kontakt-Streifen 10 sind in diesem Beispiel mit der elektrisch isolierenden Planarisierungsschicht 15 aufgefüllt, die z. B. BPSG oder Si02 oder ein anderes als Zwischenmetall- dielektrikum verwendetes Material sein kann.

In der Figur 4 ist das Ausführungsbeispiel des Halbleiter- speichers in einer. Schnittaufsicht in der in der Figur 1 mar- kierten Position dargestellt. Die Lage der in den Figuren 1 bis 3 dargestellten Querschnitte ist in der Figur 4 jeweils eingezeichnet. In der Figur 4 ist der hier spaltenweise ange- ordnete Verlauf der Wortleitungen 6 erkennbar, die seitlich von der Abdeckung 7 begrenzt sind. Quer dazu verlaufen die in einer höheren Schichtebene angeordneten Drain-Kontakt-Strei- fen 10, die deshalb hier mit strichpunktierten Begrenzungsli- nien eingezeichnet sind. Die STI 2 sind mit ihren Berandungen als gestrichelt eingezeichnete verdeckte Konturen zwischen den Drain-Bereichen 4 dargestellt, die hier mit einer Schraf- fur hervorgehoben sind. Die Lage der Source-Bereiche 3 ist ebenfalls angegeben. Die Source-Bereiche 3 sind jeweils in Source-Leitungen 13 angeordnet, die in dem Schnitt der Figur 4 unter der Füllung 8 als vergrabene Bereiche im Halbleiter- material verborgen sind.

Zur Verdeutlichung der Anschlüsse der einzelnen Speicherzel- len ist in der Figur 5 ein vereinfachtes Schema der elektri- schen Anschlüsse dargestellt. Die Gate-Elektroden der Spei- chertransistoren sind untereinander durch die Wortleitungen 6 miteinander verbunden. Parallel dazu verlaufen die Source- Leitungen 13, die jeweils die Source-Bereiche der in einer Spalte angeordneten Speicherzellen miteinander verbinden.

Quer dazu, also zeilenweise, verlaufen die Drain-Kontakt- Streifen 10, die jeweils die Drain-Bereiche der in einer Zei-

le vorhandenen Transistoren kontaktieren und elektrisch lei- tend miteinander verbinden. Diese Speicherarchitektur ermög- licht die Verwendung von an sich bekannten, so genannten Bor- derless Contacts (CB) zur Ausbildung der Drain-Kontakte. Das Programmieren der einen Seite (drainseitiger Speicherplatz) der Zelle erfolgt durch Anlegen positiver Spannungen an die betreffende Wortleitung und den betreffenden Drain-Kontakt- Streifen, während die Source-Leitung auf floatendem Potenzial liegt. Das Auslesen dieser Seite erfolgt durch Anlegen von positiven Spannungen an die Wortleitung und die Source- Leitung, so dass die Zelle in Sättigung betrieben wird ; der Drain-Kontakt-Streifen der betreffenden Zelle wird auf Masse gelegt, die übrigen Drain-Kontakt-Streifen auf floatendes Po- tenzial. Das Programmieren und Auslesen der anderen Seite der Zelle erfolgt in der gleichen Weise, wobei die Potenziale an der Source-Leitung und dem Drain-Kontakt-Streifen vertauscht werden. Das Löschen der Zellen erfolgt im Block durch wech- selseitiges Anlegen einer positiven Spannung an die Source- Leitung oder den Drain-Kontakt-Streifen und einer negativen Spannung an die Wortleitung.

Nach Art der Standard-CMOS-Prozesse werden die Source-Berei- che und gegebenenfalls die vergrabenen Source-Leitungen sowie die Drain-Bereiche selbstjustiert zu den Wortleitungen herge- stellt. Das geschieht nach dem Strukturieren der Wortleitun- gen, die vorzugsweise als Polysiliziumstreifen hergestellt werden, deren Flanken vorzugsweise mit einer dünnen Seiten- wandoxidatiön geschützt werden. Unter Verwendung an sich be- kannter Spacertechnik können LDD-Bereiche einer geringeren Dotierstoffkonzentration kanalseitig in die Source-Bereiche bzw. Drain-Bereiche eingebracht werden, während die eigentli- chen Source-Bereiche und Drain-Bereiche mit einer höheren Do- tierstoffkonzentration versehen werden. Nach dem Herstellen und Strukturieren der Abdeckung 7, mit der sehr schmale Spacer an den Flanken der Wortleitungsstege ausgebildet wer- den, kann das Material der Füllung 8 eingebracht werden und nach einem Planarisieren, z. B. mittels CMP (chemical mecha-

nical polishing), je nach Bedarf die Isolationsschicht 9 auf- gebracht werden.

Über den Drain-Bereichen 4 wird die Füllung 8 entfernt, so dass das Halbleitermaterial der Drain-Bereiche 4 auf der Oberseite frei liegt. Es wird dann das Material, vorzugsweise Metall wie z. B. Wolfram oder Aluminium, der untersten Ver- drahtungsebene aufgebracht, mit dem die Löcher in der Füllung 8 aufgefüllt und die Drain-Kontakte 14 auf dem Halbleiterma- terial hergestellt werden. Die in diesem Schritt auf der Oberseite aufgebrachte elektrisch leitende Schicht wird zu den Drain-Kontakt-Streifen 10 strukturiert. Zwischen diesen Streifen kann dann noch die Planarisierungsschicht 15 aufge- bracht werden.

Bei diesem Halbleiterspeicher kreuzen sich die Drain-Leitun- gen und die Source-Leitungen wie bei einer an sich bekannten Common-Source-NOR-Speicherarchitektur. Das Programmieren und Lesen beider Bits pro Speicherzelle ist bei diesem Halblei- terspeicher in der Ausführungsform mit SONOS-oder NROM- Speicherzellen möglich. Zum Löschen wird jeweils ein ganzer Block entlang Source-Drain und Source-Gate gelöscht.

Bezugszeichenliste 1 Halbleiterkörper 2 STI 3 Source-Bereich 4 Drain-Bereich 5 Speicherschichtfolge 6 Wortleitung 7 Abdeckung 8 Füllung 9 Isolationsschicht 10 Drain-Kontakt-Streifen 11 Metallsilizidschicht 12 LDD-Bereich 13 Source-Leitung 14 Drain-Kontakt 15 Planarisierungsschicht D Drain S Source