以下、本発明を好適な実施の形態をもと� ��図面を参照しながら説明する。各図面に示� ��れる同一または同等の構成要素、部材、処� ��には、同一の符号を付するものとし、適宜� ��複した説明は省略する。また、実施の形態� ��、発明を限定するものではなく例示であっ� ��、実施の形態に記述されるすべての特徴や� ��の組み合わせは、必ずしも発明の本質的な� ��のであるとは限らない。また、本明細書に� ��いて、「部材Aと部材Bが接続」された状態� �は、部材Aと部材Bが物理的に直接的に接続さ れる場合や、部材Aと部材Bが、電気的な接続� ��態に実質的あるいは本質的な影響を及ぼさ� ��い他の部材を介して間接的に接続される場� ��も含む。

 図1は、実施の形態に係る半導体試験装置 100の構成を示すブロック図である。半導体試 験装置100は、DUT200に対して電源電圧Vddを供給 するとともに、所定のテストシーケンスを実 行させて、その良否(合格、不合格)を判定す� ��。DUT200は、デジタル回路、アナログ回路あ� ��いはメモリ回路のいずれであるとを問わな� ��が、以下では、クロック信号CKにもとづく� �号処理を行う回路ブロックを含むものとし� �説明する。DUT200はデバイス装着部(不図示)に 装着され、半導体試験装置100から電源電圧Vdd 、接地電圧GND、クロック信号CKの供給を受け� ��。

 半導体試験装置100は、電圧源10、ノイズ発� �部20、ノイズ制御部26、フェイルアドレス取� ��部28、判定処理部30、オシレータ40を備える� ��
 電圧源10は、DUT200に供給する電源電圧Vddを� �成する。判定処理部30は、DUT200に所定のテス トシーケンスを実行させ、その良否を判定す る。本実施の形態において、判定処理部30は� ��検査端子P3を介してテストパターンを出力� �る。テストパターンは、時間軸上で仮想的� �分割されており、所定の単位時間ごとにア� �レスで区別可能となっている。以下、テス� �パターンのアドレスをパターンアドレスADD� �いい、アドレスに対応する単位時間をアド� �ス期間Tという。DUT200はテストパターンを受� ��、テストパターンに対して所定の信号処理� ��する。判定処理部30は、信号処理の結果得� �れたデータが、テストパターンから予期さ� �るデータと一致すれば合格と判定し、一致� �なければ不合格と判定する。判定処理部30は 、パターンアドレス単位でパス、フェイルを 出力する。いずれかのパターンアドレスでフ ェイルが発生すれば、DUT200は不合格となり、 その時点で試験を中断する。すべてのパター ンアドレスについてパスが出力されれば、DUT 200は合格と判定される。

 オシレータ40は、クロック信号CKを生成す る。クロック信号CKは、クロック端子P4を介� �てDUT200に供給される。DUT200はこのクロック� �号CKと同期した信号処理を実行する。また、 判定処理部30はクロック信号CKと同期したテ� �トパターンを生成する。図1では、DUT200に対� ��るクロック信号CKはクロック専用のライン� �供給されるが、CDR(Clock Data Recovery)などを利 用して、別のデータとともに供給されてもよ い。

 ノイズ発生部20は、DUT200によるテストシ� �ケンスの実行中、DUT200に供給される電源電� �Vddに周期的なパルス状のノイズ電圧Vnを重畳 する。ノイズ発生部20は、ノイズ電圧Vnを生� �するパルス発生部22と、ノイズ電圧Vnを電源� ��圧Vddに重畳するパルス重畳部24と、を含む� �たとえばパルス重畳部24は、一端が電圧源10� ��正極に接続され、他端がパルス発生部22に� �続されたカップリングキャパシタを含んで� �成されてもよく、その構成は問わない。

 本実施の形態において、ノイズ発生部20� �、DUT200に供給されるクロック信号CKと同期し たノイズ電圧Vnを、電源電圧Vddに重畳する。� ��ルス発生部22は、オシレータ40により生成さ れるクロック信号CKを受け、このクロック信� ��CKを利用して、ノイズ電圧Vnを生成する。パ ルス発生部22は、クロック信号CKを逓倍、も� �くは分周するPLL回路や分周器、あるいはク� �ック信号CKをカウントするカウンタなどを利 用して構成することができ、その構成は特に 限定されない。パルス発生部22により生成さ� ��るノイズ電圧Vnとクロック信号CKとの位相差 は、任意に調節できることが望ましい。また 、ノイズ電圧Vnのパルス幅も任意に調節でき� ��ことが好ましい。ノイズ電圧Vnは、サージ� �イズのような、急峻なインパルス状の電圧� �あることが好ましい。ノイズ電圧Vnは、自然 界において発生するノイズを想定しているた め、そのパルス幅は、システムの1クロック� �周期に比べて短い場合と長い場合の両方が� �りえ、ある程度長ければ、矩形波のノイズ� �圧と認識されうるし、非常に短い時間であ� �ば、インパルスノイズと認識されうる。

 本実施の形態において、ノイズ発生部20� �、ノイズ電圧Vnの振幅δVnを、パターンアド� �スに対応するアドレス期間Tごとに独立して� ��節可能である。図2は、ノイズ電圧Vnが重畳� ��れた電源電圧Vddnと、クロック信号CKと、パ� ��ーンアドレスADDを示すタイムチャートであ� ��。図2の例では、すべてのパターンアドレス ADDに対応するアドレス期間Tにおいて、δVn=0.2 Vに設定されている。図2の例では、アドレス� ��間Tは、クロック信号CKの周期時間と等しい� ��

 たとえば、ある試験において、すべての� ��ドレス期間の振幅δVnを同一値に設定し、そ の値をスイープさせていき、各振幅δVnに対� �てDUT200の良否を判定していけば、DUT200のノ� �ズ耐性を測定できる。また、特定のアドレ� �期間のノイズ耐性を検査したい場合、その� �ドレスに対応するアドレス期間の振幅δVnを� ��他のアドレス期間の振幅δVnよりも大きくす ればよい。

 本実施の形態に係る半導体試験装置100に� ��れば、DUT200がテストシーケンスを実行する� ��中に、パルス状のノイズ電圧が重畳された� ��源電圧Vddnを供給することができ、パルス状 の電源電圧変動に対する耐性を検査すること ができる。特に、振幅δVnを調節可能に構成� �ることにより、どれくらいのノイズ耐性を� �するかを測定することが可能となる。

 さらに、本実施の形態では、ノイズ電圧V nを、クロック信号CKと同期させることにより 、厳しい条件で検査を実行することができる 。さらに、ノイズ電圧Vnはテストパターンと� ��期して生成され、パターンアドレスADDに対� ��するアドレス期間ごとに、その振幅δVnが独 立に設定可能となっている。その結果、ノイ ズに弱いパターンアドレスを特定することが できる。

 次にノイズに弱いパターンアドレスを探索� ��るための技術について説明する。
 まず、ノイズ制御部26は、すべてのアドレ� �期間に同じ振幅δVnを設定し、振幅δVnを徐々 に変化させていく。振幅δVnを大きくするに� �ってDUT200はノイズの影響を受け、誤動作を� �る確率が高くなっていく。半導体試験装置10 0は、設定した振幅δVnごとに、所定のテスト� ��ーケンスを実行し、DUT200の良否を判定する� ��

 振幅δVnがあるレベルに達すると、いずれ かのパターンアドレスにおいてフェイルが発 生し、判定処理部30によって不合格と判定さ� ��る。ノイズ制御部26は、このときの振幅δVn� ��レベル(以下、フェイル電圧Vfという)を取得 する。あわせて、ノイズ制御部26は、その直� ��の合格したときの振幅δVnのレベル(以下、� �ス電圧Vpという)を取得する。たとえばVdd=5V� �とき、δVn=0.1Vのとき合格し、δVn=0.2Vのとき� �合格であった場合、Vf=0.2V、Vp=0.1Vとなる。

 フェイルアドレス取得部28は、判定処理� �30によってDUT200が不合格と判定されたとき、 フェイルが発生したパターンアドレス(以下� �フェイルアドレスADD_Fという)を取得する。� �イズ制御部26は、フェイルアドレスADD_Fにも� ��づき、各アドレス期間ごとのノイズ電圧Vn� �振幅δVnを設定する。判定処理部30は、再設� �されたノイズ電圧Vnの振幅δVnを重畳した状� �で、DUT200に対してテストパターンを生成し� �DUT200の良否を再判定する。

 ノイズ制御部26は、フェイルアドレスADD_F 以前の少なくともひとつのパターンアドレス ADDを検査アドレスADD_Tに設定する。ノイズ制� ��部26は、ノイズ電圧Vnの振幅δVnを、検査ア� �レスADD_Tに対応するアドレス期間、小さく設 定する。ノイズ制御部26は、判定処理部30に� �りDUT200が合格と判定されるまで、検査アド� �スADD_Tをスキャンしていき、不合格の原因と なるアドレスを特定する。

 図3は、図1の半導体試験装置100によるノ� �ズに弱いパターンアドレスを探索するため� �フローチャートである。図4(a)、(b)は、図3の フローチャートに対応するタイムチャートで ある。

 半導体試験装置100が初期化され、検査が� ��始される。はじめに、図4(a)に示すように、 すべてのアドレス期間が同じ振幅δVnに初期� �し、振幅δVnを徐々に変化させていく(図3のS1 0)。振幅δVnがあるレベルに達すると、判定処 理部30によって不合格と判定される。ノイズ� ��御部26は、このときの振幅δVnのレベル(以下 、フェイル電圧Vfという)を取得する(S12)。あ� ��せて、ノイズ制御部26は、その直前の合格� �たときの振幅δVnのレベル(以下、パス電圧Vp� ��いう)を取得する(S12)。

 フェイルアドレス取得部28は、不合格と� �定されたときに、フェイルが発生したパタ� �ンアドレス(フェイルアドレスADD_F)を取得す� ��(S14)。図4(a)は、振幅δVnをあるフェイル電圧 Vfに設定したとき、パターンアドレスADD=5に� �いてフェイルが発生した状態を示している� �この場合、フェイルアドレスADD_Fは5に設定� �れる。

 続いて、ノイズ制御部26は、フェイルア� �レスADD_F以前の少なくともひとつのパターン アドレスADDを、検査アドレスADD_Tに設定する( S16)。検査アドレスADD_Tは、ひとつのパターン アドレスADDであってもよいし、連続する複数 のパターンアドレスADDを含んでもよい。もし くは、連続しない複数のパターンアドレスADD を含んでもよい。

 ノイズ制御部26は、検査アドレスADD_Tに対 応するアドレス期間中の振幅δVnをパス電圧Vp に設定する。また、検査アドレスADD_T以外の� ��ターンアドレスに対応するアドレス期間中� ��振幅δVnをフェイル電圧Vfに設定する(S18)。� �の処理によって、検査アドレスADD_Tに対応づ けられるアドレス期間、ノイズ電圧Vnの振幅� �Vnは小さく設定される。図4(b)は、一例とし� �、ADD_T=3の場合の電源電圧Vddnを示す。パター ンアドレスADD=3に対応するアドレス期間中の� ��幅δVnがパス電圧Vpに設定され、残りがフェ� ��ル電圧Vfに設定される。

 判定処理部30は、DUT200にテストパターン� �出力し、再度、テストシーケンスを実行さ� �る(S20)。このとき、DUT200の電源電圧Vddには、 ステップS18によって設定されたノイズが重畳 される。そして良否の再判定を行い(S22)、DUT2 00が合格と判定された場合(S22のY)、その時点� ��の検査アドレスADD_Tを保存してテストを完� �する。DUT200の設計者は、最終的に保存され� �検査アドレスADD_Tから、DUT200のうち、ノイズ 耐性の低い回路ブロックを特定することがで きる。

 たとえば、DUT200がスキャンフリップフロ� ��プを備える場合、検査アドレスADD_Tに対応� �る処理を実行する論理ゲートを特定するこ� �ができる。また、スキャンフリップフロッ� �を備えない場合であっても、シミュレーシ� �ンによってあるパターンアドレスにおいて� �クティブとなる論理ゲートを特定すること� �可能である。

 もし、良否判定S22の結果、不合格であっ� ��場合(S22のN)、ステップS16に戻り、検査アド� ��スADD_Tを別のパターンアドレスに再設定す� �。この状態でステップS18からS22を実行し、� �び良否を判定する(S22)。

 図3のフローチャートによれば、ステップ S14において取得されたフェイルアドレスADD_F� ��フェイルが発生しなくなるまで、検査アド� ��スADD_Tを変化させることにより、ノイズに� �いアドレスパターンを特定することが可能� �なる。

 次に、ノイズに弱いパターンアドレスの探� ��アルゴリズム(ステップS16~S22)の具体例を説� ��する。このアルゴリズムは、ノイズ制御部2 6、フェイルアドレス取得部28、判定処理部30� ��よって実行される。
 図5は、ノイズに弱いパターンアドレスの探 索アルゴリズムを示すフローチャートである 。図5のフローチャートは、図3のステップS16� ��降の処理を示している。図6(a)、(b)は、図5� �探索アルゴリズムにおける振幅δVnの遷移図� ��ある。

 以下の説明において、i番目のアドレス期 間におけるノイズ電圧Vnの振幅を、δVn[i]と書 く。まず、パターンアドレス1~ADD_Fのアドレ� �期間の振幅δVn[1:ADD_F]をフェイル電圧Vfに設� �する(S30)。

 続いて、ループ1(S32~38)を実行する。ルー� ��1は、変数iを、初期値ADD_F、目標値1、差分1� ��してデクリメントしていく。ループ中、i番 目のパターンアドレスのアドレス期間δVn[i]� �パス電圧Vpに設定する(S34)。そして、DUT200に� ��ストシーケンスを実行させる(S36)。その結� �、合格と判定されれば(S38のY)、ループ1を抜� ��、後述するステップS42に進む。不合格の場� ��(S38のN)、ステップS32に戻り、変数iをデクリ メントする。もし、変数iが目標値1に達して� ��ループ1を抜けない場合には、探索は失敗と なり(S40)、処理を終了する。

 ループ1を繰り返すことにより、振幅δVn� �図6(a)のように遷移する。図6(a)では、ADD_F=5� �場合を示している。ループ1を繰り返した結� ��、i=2のときにフェイルアドレスADD_Fがパス(P ASS)となり、合格と判定されたとする。

 合格と判定されると(S38のY)、現在の変数i を、開始アドレスADD_Sに設定する(S42)。続い� �、ステップS32と同様に、パターンアドレス1~ ADD_Fのアドレス期間の振幅δVn[1:ADD_F]をフェイ ル電圧Vfに設定する(S44)。そして、ループ2を� ��行する。ループ2では、変数iを、初期値ADD_S 、目標値ADD_F、差分1にてインクリメントして いく。ループ中、i番目のパターンアドレス� �アドレス期間δVn[i]をパス電圧Vpに設定する(S 48)。そして、DUT200にテストシーケンスを実行 させる(S50)。その結果、合格と判定されれば( S52のY)、ループ2を抜け、ステップS56に進む。 不合格の場合(S52のN)、ステップS46に戻り、変 数iをインクリメントする。

 ループ2を繰り返すことにより、振幅δVn� �、図6(b)のように遷移する。図6(b)では、ADD_F= 5、ADD_S=2の場合を示している。ループ2を繰り 返した結果、i=4のとき合格と判定されたとす る(S52のY)。続いて、現在の変数iを、終了ア� �レスADD_Eに設定する(S56)。もし、変数iが目標 値ADD_Eに達してもループ2を抜けない場合には 、フェイルアドレスADD_Fを終了アドレスADD_E� �設定する。そして探索処理を完了する。

 以上の探索アルゴリズムの結果、開始ア� ��レスADD_Sと終了アドレスADD_Eが特定される。 開始アドレスADD_Sは、ノイズに弱いパターン� ��ドレスの始点を示し、終了アドレスADD_Eは� �ノイズに弱いパターンアドレスの終点を示� �。DUT200の設計者は、開始アドレスADD_Sおよび 終了アドレスADD_Eから、DUT200の内部の、ノイ� ��耐性の低い回路ブロックを推定することが� ��きる。以上のアルゴリズムによれば、ノイ� ��に弱いパターンアドレスが複数の場合にも� ��確実に特定することができる。

 探索アルゴリズムには、以下の変形例があ� ��。
(1) 最も単純には、ひとつの、あるいは連続� ��る複数の試験アドレスADD_Tを、フェイルア� �レスADD_Fを始点としてひとつづつ前にシフト させていき、DUT200が合格する状態を探索して もよい。
(2) 二分探索を行ってもよい。まず、パター� ��アドレス1~ADD_Fを2分割し、前半または後半� �いずれか一方を試験アドレスADD_Tに設定し、 良否を判定する。その結果、合格したときの 試験アドレスADD_Tをさらに2分割し、良否を判 定する。この処理を繰り返し実行すれば、ノ イズに弱いパターンアドレスの範囲を特定す ることができる。
 図6のアルゴリズム、上記(1)、(2)のアルゴリ ズム、その他のアルゴリズムは単独で利用し てもよいし、組み合わせてもよい。

 上記実施の形態は例示であり、それらの� ��構成要素や各処理プロセスの組合せにいろ� ��ろな変形例が可能なこと、またそうした変� ��例も本発明の範囲にあることは当業者に理� ��されるところである。以下、こうした変形� ��について説明する。

 実施の形態では、ノイズ発生部20は電圧� �10により生成される電圧の正極側に、ノイズ 電圧Vnを重畳したが、本発明はこれに限定さ� ��ない。たとえば、パルス重畳部24を負極側� �配置してもよい。この場合、従来の半導体� �験装置では実施されていなかった接地ノイ� �に対する試験を実施することができる。ま� �、実施の形態では図2に示すように、電源電� ��Vddに対して、負側にスパイクするノイズ電� ��Vnについて説明したが、正側に、つまり電� �電圧Vddが上昇するノイズを重畳してもよい� �

 実施の形態では、パルス発生部22により� �成されるノイズ電圧Vnの周波数は、DUT200に供 給されるクロック信号CKと同一周波数の場合� ��ついて説明した。DUT200の内部クロックがク� ��ック信号CKの整数n倍に設定される場合、パ� ��ス発生部22はクロック信号CKをn倍に逓倍し� �ノイズ電圧Vnを生成してもよい。

 実施の形態にもとづき、本発明を説明し� ��が、実施の形態は、本発明の原理、応用を� ��しているにすぎず、実施の形態には、請求� ��範囲に規定された本発明の思想を離脱しな� ��範囲において、多くの変形例や配置の変更� ��可能である。