' 本发明涉及集成电路制造领域， 尤其涉及用于集成电路的村底及 其制造方法。 背景技术

在集成电路制造工艺中， 常常使用绝缘体上硅（SOI )衬底结合浅 沟槽隔离 （STI )来实现器件之间的完全隔离。 附图 4a-d示出了一种现 有技术中用于制造 SOI衬底的方法。 该方法使用硅晶片来制造 SOI村 底，形成每个 SOI衬底需要两个硅晶片。图 5a-d示出了另一种制造 SOI 衬底的方法， 该方法利用智能切割 （Smart Cut ) 技术提高了硅晶片的 利用率。 图 6示出了在 SOI衬底上形成 STI以实现器件的完全隔离。 现有技术中形成 S 01衬底的方法复杂且由于使用硅晶片数量多而� ��贵， 这大大限制了 SOI衬底在集成电路工业中的广泛应用。 因此， 需要一 种技术来代替现有 SOI衬底制造方法， 以简化工艺和降低成本。 发明内容

本发明的目的是提供一种全新的方法来制造用 于集成电路的衬 底。 本发明的方法通过在体材料上引入形成浅沟道 隔离 （STI ) 的原始 工艺流， 实现了与 SOI衬底相同的器件隔离效果。

与现有技术相比， 本发明使用廉价的体材料， 降低了成本， 并且 本发明的衬底形成方法基于浅沟槽隔离工艺流 ， 使得实现器件完全隔 离所需的工艺流程大大简化。

根据本发明的一种衬底制造方法包括步骤： 在体硅材料上形成硬 掩膜层; 蚀刻该硬掩膜层以及该体硅材料以形成至少一 个沟槽的第一 部分， 该第一部分用于实现浅沟槽隔离； 在所述沟槽的侧壁上形成电 介质膜； 进一步蚀刻所述体硅材料， 使得所述沟槽加深从而形成所述 沟槽的第二部分； 完全氧化或氮化所述沟槽的第二部分之间以及 所述

^所述〉;槽的第二及第二部分中填充介电材� ��； 以及除去所述硬掩膜 层。 . 根据本发明的另一种村底制造方法包括步骤： 在形成了氮化镓层 或碳化硅层的体硅材料上形成硬掩膜层； 蚀刻该硬掩膜层以及该氮化 镓层或碳化硅层以形成至少一个沟槽的第一部 分， 该第一部分贯穿所 述氮化镓层或碳化硅层并且用于实现浅沟槽隔 离； 在所述沟槽的侧壁 上形成电介质膜； 进一步蚀刻所述体硅材料， 使得所述沟槽加深从而 形成所述沟槽的第二部分； 完全氧化或氮化所述沟槽的第二部分之间 以及所述沟槽的第二部分与所述体硅材料的外 侧之间的所述体硅材料 的部分； 在所述沟槽的第一及第二部分中填充介电材料 ； 以及除去所 述硬掩膜层。

根据本发明的又一种制造衬底的方法包括步骤 ： 在体半导体材料 个沟槽的第一部分， 该第一部分用 实现浅沟槽隔离； ^: 在所述沟槽的 侧壁上形成电介质膜； 进一步蚀刻所述体硅材料， 使得所述沟槽加深 从而形成所述沟槽的第二部分； 完全绝缘化所述第二部分之间以及所 分 Γ在所述 ^槽的第二及第二部分中填充介电材料； 以及除去所述石 掩膜层。

本发明还提供一种用于集成电路的村底， 该衬底包括： 体半导体 材料衬底； 位于该体半导体材料衬底上的电介质层； 位于所述电介质 料形成;' 至少二个沟槽，、 所述至;一个沟槽中的每二个具有第二部分 和第二部分， 所述第一部分位于所述半导体层中用于形成浅 沟槽隔离， 电介:层^:通过氧化或氮化所述体半导 材料衬底的二部分而形成 的； 并且所述沟槽的第一部分和第二部分中填充有 同样的电介质材料， 根据本发明的另一种衬底包括： 体硅衬底； 位于该体硅衬底上的 电介质层； 位于所述电介质层上的半导体层， 该半导体层由碳化硅或 氮化镓形成； 至少一个沟槽， 所述至少一个沟槽中的每一个具有第一 部分和第二部分， 所述第一部分贯穿所述半导体层用于形成浅沟 槽隔 离， 所述第二部分位于所述电介质层中并且贯穿所 述电介质层， 其中 所述电介质层是通过氧化或氮化所述体硅衬底 的一部分而形成的； 并 且其中所述沟槽的第一部分和第二部分中填充 有同样的电介质， 该电 介质不同于形成所述电介质层的材料。 附图说明

图 1 a-d示出了根据本发明不同实施例的衬底的示意 图。

图 2a-h示出了根据本发明的一个实施例制造用于� �成电路的村底 的工艺流程的俯视图， 图 3a-h分别示出了沿图 2a-h中的 AA，线截取的 横截面示意图。

图 4a-d示出了现有技术中形成 SOI衬底的方法， 其中， 图 4a示出 了氧化两个硅晶片， 图 4b示出了将氧化后的两个硅晶片键合在一起， 图 4c示出了对上层硅晶片进行研磨， 图 4d示出了经退火和抛光后完 成的 SOI村底。

图 5a-d示出了现有技术中另一种形成 SOI衬底的方法， 其中图 5a 示出了氧化两个硅晶片， 图 5b示出了将氧化后的硅晶片键合在一起， 图 5c示出了利用智能切割技术将上层硅晶片的一� ��分切割以用于制造 另一 SOI衬底， 图 5d示出了经退火和抛光后完成的 SOI衬底。

图 6示意性地示出了在 SOI衬底上形成浅沟槽隔离后的结构。 具体实施方式

为了使本发明提供的技术方案更加清楚和明白 ， 以下参照附图并 结合具体实施例， 对本发明进行更详细的描述。 附图是示意性的， 并 不一定按比例绘制， 贯穿附图相同的附图标记表示相同的部分。

图 la和 b分别示出了根据本发明实施例的衬底的剖面� �。如图 la 所示， 衬底 100a包括体半导体材料衬底 1， 位于该体半导体材料衬底 1上的电介质层 2， 以及位于电介质层 2上的第一半导体层 3 , 其中所 述电介质层 2是通过氧化或氮化所述体半导体材料衬底 1 的一部分而 形成的。 该衬底 100a还包括沟槽 4, 沟槽 4具有位于所述体半导体衬 底 1 内的第一部分以及位于所述电介质层 2 内的第二部分， 沟槽 4之 间的第一半导体层 3 的部分是要形成器件的区域。 沟槽 4 内填充有电 介质材料 5 , 该电介质材料 5不同于所述电介质层 2的材料。 所述第一 半导体层 3与所述体半导体材料衬底 1 由相同的材料形成， 例如由 Si 或 GaN等形成。 在使用 Si材料的情况下， 所述电介质层 2例如是氧化 硅或氮化硅， 所述电介质材料 5 例如可以由氧化硅、 氮化硅、 应力氮 化硅或其组合形成。沟槽 4的所述第一部分具有 l Onm-l OOOnm的深度， 沟槽 4的所述第二部分具有 lOnm-lOOnm的深度。

图 lb 示出了根据本发明另一实施例的衬底 100b, 其与上述衬底

100a的不同之处仅在于沟槽 4的第二部分的侧壁具有 "∑" 形状。

图 lc示出了根据本发明又一个实施例的衬底 100c。该村底与图 l a 所示的衬底的不同之处仅在于在第一半导体层 3 上方具有第二半导体 层 3，， 该第二半导体层 3，可以由 SiGe、 GaAs、 GaAlN、 GaN、 SiC或 III-V族三元混晶半导体 （例如， GaxInl -xAs, AlxInl-xSb等） 形成， 以用于形成基于这些材料的器件。 类似地， 本发明还提供另一种衬底 100d, 如图 Id中所示， 该衬底 100d与图 lb所示的衬底的不同之处仅 在于在第一半导体层 3上方具有第二半导体层 3，， 该半导体层 3，可以 是 GaN或 SiC层。 尽管在图 lc和 Id中， 在第一半导体层 3上方具有 由例如 GaN或 SiC层形成的第二半导体层 3，， 但是实际上可以用第二 半导体层 3，代替整个第一半导体层 3。

图 2a-h示出了根据本发明的一个实施例制造用于� �成电路的衬底 的工艺流程的俯视图， 图 3a-h分别示出了沿图 2a-h中的 AA，线截取的 横截面示意图。

首先， 如图 2a和 3a所示， 在体硅材料衬底 100上形成第一硬掩膜 层 12和第二硬掩膜层 13。 第一硬掩膜层 12可以使用 Si0 ₂ 形成， 第二 硬掩膜层 13可以使用 Si ₃ N ₄ 形成。 硬掩膜层的数量或材料并不限于上 面描述的情况， 本领域技术人员可以根据需要选择合适的层数 及材料。 此外， 尽管在图 2a中将体硅材料村底 100示为方形， 然而， 应当理解， 衬底 100的形状并不限于此， 而是可以是任何形状。

接下来， 利用光刻以及干法或湿法蚀刻在衬底 100 中形成沟槽 4 的第一部分， 该第一部分用于浅沟槽隔离， 如图 2b和 3b 中所示。 该 第一部分的深度 dl可以为 10-1000nm。 虽然在所示的实施例中， 沟槽 4的侧壁垂直于衬底表面， 然而， 在其它实施例中沟槽 4的侧壁可以有 小的倾斜。 此外， 沟槽 4的数量并不受限制， 可以是任何所需的数量。

随后， 如图 2c和 3c所示， 在沟槽 4的侧壁、 暴露的衬底表面以及 第二硬掩膜层 13上共形地沉积电介质薄膜 15， 例如 Si〇 ₂ 或 Si ₃ N ₄ 。 通 过选择性干法蚀刻除去沟槽 4底部以及第二硬掩膜层 13上的电介质薄 膜 15 , 使得电介质薄膜 15仅保留在沟槽 4的侧壁上（如图 2d和 3d所 示） 。 然而， 本发明不限于此， 事实上只要保留沟槽 4 的侧壁上的电 介质薄膜 15而除去沟槽 4底部上的电介质薄膜 15即可。 电介质薄膜 15的厚度可选择为 3-50nm。

接下来， 可以选择使用干法或湿法蚀刻进一步蚀刻体硅 材料衬底 100, 使得沟槽 4加深， 形成沟槽 4的第二部分， 沟槽 4的第二部分的 深度 d2为 10nm-1000nm。 该第二部分的形状可以是任何所需的形状。 例如， 在一个优选实施例中， 使用选择性湿法化学蚀刻， 所形成的第 二部分的侧壁的形状是 "∑" 形， 如图 3e所示， 形成这种 "∑" 形的 侧壁的好处是在后续的工艺步骤中更容易将沟 槽的第二部分之间以及 沟槽的第二部分与体半导体材料的外侧之间的 半导体材料氧化或氮 化。 当然， 该第二部分的侧壁也可以垂直于衬底表面或略 微倾斜。 取 决于该第二部分的形状， 蚀刻可以是各向同性或各向异性的。

"∑" 形沟槽的形成可以是这样的， 对于晶面取向为<100〉衬底， 如果通过 TMAH或 KOH等腐蚀液进行腐蚀， 则将得到沿 { 1 1 1 }晶面的 腐蚀侧壁， 这样就形成了 "∑" 形沟槽。

接下来， 以 "∑" 形的第二部分为例来描述进一步的工艺步骤。 如图 2f和 3f所示， 对衬底执行高温或低温氧化， 或者高温或低温氮化 过程，以完全氧化或氮化要形成器件的区域 17下方的体硅材料衬底 100 的部分 10， 即， 体硅材料衬底的部分 10形成为氧化硅或者氮化硅。 该 氧化或氮化过程可以使用等离子体或正常的氧 化工艺来实现。 尽管以 氧化或氮化过程作为实例进行说明， 但是本领域技术人员可以根据衬 底 100的材料， 选择任何合适的方法来使得要形成器件的区域 17下方 的衬底材料完全绝缘化。

接下来， 在沟槽 4 的第一部分及第二部分中填充介电材料， 例如 氧化硅、 氮化硅、 应力氮化硅等等或其组合。 在填充介电材料之后使 用化学机械抛光（CMP ) 方法进行表面平坦化， 得到了如图 3g所示的 结构。 作为备选实施例， 可以在填充介电材料之前通过干法或湿法蚀 刻除去沟槽 4的侧壁上的电介质薄膜 15。

最后， 将第一硬掩膜层 12和第二硬掩膜层 13剥离， 以得到如图 3h所示的衬底。 之后， 可以按照需要， 在区域 17中形成所需的器件。 尽管以上结合体硅材料描述了本发明的形成衬 底的方法， 然而， 本发明并仅不限于应用于硅材料， 本发明还可以应用于采用其它半导 体材料 （例如， SiGe、 GaAs、 GaAlN、 GaN、 SiC 或诸如 GaxInl-xAs 和 AlxInl-xSb的 III-V族三元混晶半导体）的 IC制造工艺。 举例而言， 可以使用 GaN体材料代替上面所述的硅体材料。 或者， 例如， 在体硅 材料衬底 100上预先形成另一半导体层，该另一半导体层 例如由 SiGe、 GaAs、 GaAlN、 GaN、 SiC或 ΠΙ-V族三元混晶半导体（例如 GaxInl-xAs, Aklnl-xSb )形成， 然后执行如图 3a-3h所示的工艺流程， 即, 在图 3a 所示的步骤中， 在该另一半导体层上方形成硬掩膜层 12、 13 , 在图 3b 所示的步骤中， 蚀刻硬掩膜层 12、 13 , 该另一半导体层， 和体硅材料 衬底， 以形成沟槽 4的第一部分， 接下来的工艺步骤与图 3c-3h相同， 在此不再累述。 应当注意， 在图 3b所示的步骤中， 并不一定要蚀刻体 硅材料衬底， 即， 沟槽 4 的第一部分并不一定要延伸到体硅材料衬底 100中， 而是至少贯穿该另一半导体层即可。

此外， 本发明意义上的集成电路也包括含有诸如发光 二极管的光 电子器件的集成光电子电路。

以上通过示例性实施例描述了本发明的晶体管 及制造晶体管的方 法， 然而， 这并不意图限制本发明的保护范围。 本领域技术人员可以 想到的上述实施例的任何修改或变型都落入由 所附权利要求限定的本 发明的范围内。