以下、発明の実施の形態を通じて本発明� ��説明するが、以下の実施形態は請求の範囲� ��かかる発明を限定するものではなく、また� ��施形態の中で説明されている特徴の組み合� ��せの全てが発明の解決手段に必須であると� ��限らない。

 図1は、本発明の実施形態に係る試験装置 10の全体構成を示す。試験装置10は、タイミ� �グ発生器120と、パターン発生器130と、波形� �形器140と、ドライバ150と、コンパレータ160� �、比較部170と、フェイル管理モジュール180� �、制御装置185と、リペア処理装置190とを備� �る。タイミング発生器120は、パターン発生� �130から出力されるタイミングセット信号(TS� �号)により指定されたタイミングデータを用� ��て、試験の1サイクルを示す周期クロックと 、試験サイクルの開始タイミングを示すRATE� �号とを生成する。そして、タイミング発生� �120は、周期クロックをパターン発生器130に� �給し、RATE信号及びタイミングクロックを波� ��整形器140へ供給する。

 パターン発生器130は、周期クロックに基� ��いて、被試験メモリ100に供給する試験パタ� ��ンのデータを生成し、波形整形器140へ供給� ��る。この試験パターンデータは、データ列� ��被試験メモリ100に書き込むために被試験メ� ��リ100に供給すべき信号からなる試験パター� ��、及び、書き込んだデータ列を被試験メモ� ��100から読み出すために被試験メモリ100に供� ��すべき信号からなる試験パターンを含む。� ��形整形器140は、本発明に係るデータ書込部� ��一例であり、試験用のデータ列を、被試験� ��モリ100の試験対象のページに書き込む。こ� ��際、波形整形器140は、タイミングクロック� ��よびRATE信号に基づいて、このデータ列を被 試験メモリ100に供給すべきタイミングの波形 に整形する。

 ドライバ150は、波形整形器140により整形� ��れた試験パターンデータを、試験パターン� ��号として被試験メモリ100へ供給する。コン� ��レータ160は、本発明に係るデータ読出部の� ��例であり、試験対象のページに書き込まれ� ��試験用のデータ列を読み出す。詳細には、� ��ンパレータ160は、試験パターンに応じて被� ��験メモリ100が出力する出力信号を予め定め� ��れた基準電圧と比較して、出力信号の論理� ��を取得し、順次取得される論理値をデータ� ��とする。比較部170は、試験パターンに応じ� ��被試験メモリ100から読み出されたデータ列� ��含まれるデータのそれぞれを、パターン発� ��器130により予め生成された期待値と比較す� ��。この期待値は、即ち、波形整形器140によ� ��被試験メモリ100に対し書き込まれたデータ� ��である。また、比較部170は、データ列の読� ��出に要した時間が予め定められた規格によ� ��範囲内の大きさかどうかを判断してもよい� ��

 フェイル管理モジュール180は、比較部170� ��よる比較結果や判断結果に基づいて、被試� ��メモリ100に生じたエラーの種類を、被試験� ��モリ100に含まれるブロック毎に記憶してゆ� ��。エラーの種類を記憶するメモリのことを� ��不良ブロックメモリと呼ぶ。そして、リペ� ��処理装置190は、試験完了後に、比較部170に� ��り不良ブロックメモリに記憶された内容に� ��づいて、被試験メモリ100を良品として使用� ��能とするためのリペア処理を行う。リペア� ��理には、ブロックリペア処理、ページリペ� ��処理、カラムリペア処理などが含まれる。

 ブロックリペア処理とは、不良の生じた� ��ロック全体を使用不能に設定して、予備の� ��ロックを使用可能に設定する処理をいう。� ��ージリペア処理とは、ブロックよりも小さ� ��記憶単位であるページについて、不良の生� ��たページ全体を使用不能に設定して、予備� ��ページを使用可能に設定する処理をいう。� ��ラムリペア処理とは、記憶セルを指定する� ��位であるカラム毎に、不良の生じたカラム� ��体を使用不能に設定して、予備のカラムを� ��用可能に設定する処理をいう。

 制御装置185は、以上に例示した試験処理� ��よびリペア処理の開始を、上記各部材に対� ��て指示する。たとえば、制御装置185は、幾� ��かの試験処理をパターン発生器130およびフ� ��イル管理モジュール180に順次指示して実行� ��せ、その実行完了後にリペア処理装置190に� ��示してリペア処理を行わせる。また、制御� ��置185は、後述の不良ブロックメモリ500に記� ��されたフェイル情報に基づいて、被試験メ� ��リ100を複数種類のグレードに選別する。た� ��えば、1ビット誤りを訂正可能なECCがあれば 良品として動作する被試験メモリ100と、4ビ� �ト誤りを訂正可能なECCがなければ良品とし� �動作しない被試験メモリ100とは別のグレー� �に選別される。

 本実施形態に係る試験装置10は、以上の� �うな構成による試験処理において、試験の� �的や制約に応じて、フェイル管理モジュー� �180に記録させるエラーの種類を任意に設定� �能とすることで、フェイル管理モジュール18 0に設ける記憶装置(上記の不良ブロックメモ� ��)の必要容量を削減しつつも、幅広い種類の 試験処理・リペア処理を可能とすることを目 的とする。

 図2は、本発明の実施形態に係る被試験メ モリ100の記憶領域を示す。本実施形態に係る 被試験メモリ100は、例えば不揮発性の記憶デ バイスであるフラッシュメモリであり、被試 験メモリ100の記憶領域は、複数のブロックに 分割される。各ブロックは、たとえば64KBの� �ータ記憶容量を有し、たとえば32個等の複数 のページから構成される。本実施形態に係る 被試験メモリ100は、例えば2KB等のデータ記憶 容量を有するページ単位でデータ列の読み書 きを行う。より具体的には、被試験メモリ100 は、例えば8ビット等の複数のデータIO端子を 有し、これらの複数のデータIO端子を介して1 入出力サイクルあたり1ワード(例えば8ビット )のデータを転送する。そして、1回の読み出� ��又は書き込み処理において、ページ内の各� ��ードをカラム方向に順に転送することで、� ��ージ単位で読み書きを行う。

 被試験メモリ100内の記憶領域は、メイン� ��リア240及びエキストラエリア250を含む。メ� ��ンエリア240は、被試験メモリ100が記憶すべ� ��データ210を記憶する領域である。エキスト� ��エリア250は、データ210に生じたビット誤り� ��訂正するための誤り訂正符号220、及び、当� ��ページの使用禁止等を示す制御情報230を記� ��する領域である。このエキストラエリア250� ��制御情報230として特定の数値が記憶される� ��、その制御情報230を含むブロック全体が使� ��不能に設定されたり、その制御情報230を含� ��ページ全体が使用不能に設定されたりする� ��どのような数値の書込みによりどのような� ��定がなされるか、および、どのような設定� ��可能であるかについては、被試験メモリ100� ��仕様によって異なる。

 図3は、本発明の実施形態に係るフェイル 管理モジュール180の構成の一例を示す。ブロ ック単位で単に良否を判定するのであれば、 フェイル管理モジュール180の構成を図3に示� �ものとすることもできる。具体的には、フ� �イル管理モジュール180は、アドレスフェイ� �メモリ300と、アドレス圧縮機305と、不良ブ� �ックメモリ310とを有する。アドレスフェイ� �メモリ300は、比較部170による比較結果に基� �いて、被試験メモリ100の記憶セル毎に当該� �憶セルの良否を示すビットパスフェイル情� �を格納する。具体的には、アドレスフェイ� �メモリ300は、波形整形器140から入力された� �ドレスに、比較部170から入力された良否判� �結果を記憶する。各記憶セルの試験が順次� �われた結果、各記憶セルの良否を示すビッ� �マップ状のデータがアドレスフェイルメモ� �300に記憶される。

 アドレス圧縮機305は、パターン発生器130� ��ら入力されたアドレスに基づきそのアドレ� ��が属するブロックの識別情報を生成して、� ��良ブロックメモリ310に対し供給する。具体� ��には、アドレス圧縮機305は、入力されたア� ��レスの一部のビットをマスクして除外する� ��とで、ブロックの識別情報を生成してもよ� ��。不良ブロックメモリ310は、被試験メモリ1 00の各ブロックに対応付けて、当該ブロック� ��不良が発生したか否かをそれぞれ示す複数� ��フェイル情報を記憶する。具体的には、不� ��ブロックメモリ310は、試験の対象となるブ� ��ックの識別情報をアドレス圧縮機305から入� ��し、ブロック毎の良否判定結果を比較部170� ��ら入力する。そして、不良ブロックメモリ3 10は、入力された識別情報により指定される� ��ドレスに、良否判定結果を記憶する。

 記憶された良否判定結果は、以降同一ブ� ��ックに対する試験を行わなくさせるための� ��スク情報として波形整形器140および比較部1 70に出力されてもよい。これを受けて、波形� ��形器140は、試験用のデータ列の出力を停止� ��、比較部170は、出力データ列の比較を停止� ��る。また、マスク情報はリペア処理装置190� ��対しさらに出力されてもよい。これにより� ��リペア処理装置190はその後のリペア処理を� ��率よく行うことができる。

 図4は、本発明の実施形態に係る被試験メ モリ100において発生したビット誤りの具体例 を示す。ブロック0のページ2は、カラム2、6� �9および11にエラーの生じた記憶セルを含む� �なお、表内の数値はエラーの生じた記憶セ� �の個数を示す。また、ブロック1のページ3は 、カラム3、7および10にエラーの生じた記憶� �ルを含む。このように1つでもエラーの生じ� ��記憶セルがブロックに含まれている場合に� ��、フェイル管理モジュール180は、そのブロ� ��クが不良である旨を不良ブロックメモリ310� ��記憶する。この例の場合、ブロック0-3は共� ��不良の発生した記憶セルを含むので、不良� ��ロックメモリ310は、これらそれぞれのブロ� ��クに対応付けて、不良の発生した旨を示す� ��理値1を記憶する。また、不良ブロックメモ リ310は、不良の発生した旨を示す論理値をそ のままマスク情報として出力する。即ち、ブ ロック0-3について出力されるマスク情報は、 ともに論理値1である。

 以上、良否判定の結果のみを記憶するの� ��あれば、図3に示す構成のフェイル管理モジ ュール180を用いればよい。しかしながら、被 試験メモリ100の規格によっては、リペア処理 などの様々な事後処理が可能であるゆえ、ブ ロック毎に生じたエラーの種類を識別可能に 記憶することが望ましい。以降、ブロック毎 にエラーの種類を記憶可能としつつも、必要 な記憶容量を低減する構成について説明する 。

 図5は、本発明の実施形態に係るフェイル 管理モジュール180の具体的構成を示す。フェ イル管理モジュール180は、不良ブロックメモ リ500と、アドレスフェイルメモリ505と、割当 レジスタ510と、フェイル検出部520と、更新部 530と、無効化レジスタ550と、マスク処理部570 とを有する。不良ブロックメモリ500は、被試 験メモリ100の各ブロックに対応付けて、当該 ブロックに不良が発生したか否かをそれぞれ 示す複数のフェイル情報を記憶する。これら 複数のフェイル情報は、互いに種類の異なる エラーの発生を示すものである。アドレスフ ェイルメモリ505は、比較部170による比較結果 に基づいて、被試験メモリ100の記憶セル毎に 当該記憶セルの良否を示すビットパスフェイ ル情報を格納する。具体的には、アドレスフ ェイルメモリ505は、パターン発生器130から入 力されたアドレスに、比較部170から入力され た良否判定結果を記憶する。

 割当レジスタ510は、複数のフェイル情報� ��それぞれに対し、試験対象のページに不良� ��発生したか否かを判定する複数のフェイル� ��件のいずれを割当てるかを設定する割当情� ��を記憶する。たとえば、設定によって、あ� ��フェイル情報には、1ビット誤りを訂正可能 なECCにより誤り訂正可能かどうかを判定する フェイル条件が割り当てられ、他のフェイル 情報には、データの読み出しに所定の基準よ りも長い時間を要するかどうかを判定するフ ェイル条件が割り当てられる。このような割 当情報は、試験の種類や目的に応じて、制御 装置185から設定されてもよい。

 フェイル検出部520は、複数のフェイル条� ��のそれぞれに対応する不良が発生したか否� ��を検出し、検出結果をフェイル信号として� ��新部530に対し出力する。たとえば、フェイ� ��検出部520は、被試験メモリ100に対するペー� ��単位の書込み若しくは読出し、または、被� ��験メモリ100に対するブロック単位の消去の� ��理に生じた不良を検出するものである。構� ��の具体例として、フェイル検出部520は、1ビ ットECC検出器522と、2ビットECC検出器524と、4� ��イトECC検出器526と、ビジー時間検出器528と� ��選択部545と、選択部548とを有する。1ビット ECC検出器522、2ビットECC検出器524、4バイトECC� ��出器526およびビジー時間検出器528のそれぞ� ��は、本発明に係るフェイル検出器の一例で� ��る。これら複数のフェイル検出器は、比較� ��170による比較結果、データ列の書き込みに� ��した時間、および/または、データ列の読み 出しに要した時間の少なくとも1つに基づい� �、試験対象のページにおける互いに異なる� �良を検出する。

 具体的には、1ビットECC検出器522は、1ビ� �ト誤りを訂正するECCによっては訂正不能な� �良を検出する。2ビットECC検出器524は、2ビッ ト誤りを生成するECCによっては訂正不能な不 良を検出する。これらのECCは、共に、ページ 毎に対応して設けられており、1ページ当た� �に生じた誤りビット数が所定以下であるこ� �を条件にその誤り訂正を可能とするもので� �る。このように、複数のフェイル検出器が� �出するエラーは、種類が同一だが程度が異� �るものであってもよい。また、4バイトECC検� ��器526は、4バイト誤りを訂正するECCによって は訂正不能な不良を検出する。このECCは、1� �ージ当たりに生じたビット誤りを有するカ� �ム数が所定以下であることを条件にその誤� �訂正を可能とするものである。また、ビジ� �時間検出器528は、読み書きなどのコマンド� �発行してからその結果が出力されるまでの� �ち時間が所定の規格外かどうかを検出する� �このように、各フェイル検出器が検出する� �ラーはその種類が異なってもよい。

 選択部545および選択部548その他の選択部� ��それぞれは、複数のフェイル情報のそれぞ� ��に対応してそれぞれ設けられ、割当レジス� ��510により対応するフェイル情報に割り当て� ��れたフェイル検出器を選択する。たとえば� ��選択部545は、割当レジスタ510に基づき、1ビ ットECC検出器522および2ビットECC検出器524を� �択し、選択部548は、割当レジスタ510に基づ� �、1ビットECC検出器522およびビジー時間検出� ��528を選択するというように、選択部ごとに� ��択するフェイル検出器の組合せが異なって� ��い。そして、選択部545および選択部548その� ��の選択部のそれぞれは、選択したフェイル� ��出器による検出結果に基づき生成したフェ� ��ル信号を、更新部530に対し出力する。一例� ��して、フェイル信号は、選択した複数のフ� ��イル検出器の出力の論理和である。即ち、� ��択した何れかのフェイル検出器でエラーが� ��出されると、フェイル発生を示す論理値が� ��ェイル信号として出力される。

 更新部530は、試験対象のページを含むブ� ��ックに対応付けられた複数のフェイル情報� ��それぞれを、割り当てられたフェイル条件� ��応じたフェイル信号により更新する。具体� ��には、更新部530は、選択部毎に、オアゲー� ��535およびオアゲート538その他のオアゲート� ��有する。そして、それぞれのオアゲートは� ��フェイル検出部520から入力したフェイル信� ��と、不良ブロックメモリ500の対応するビッ� ��から出力された論理和を、不良ブロックメ� ��リ500に書き込む。即ち、あるブロックにつ� ��て一旦フェイル条件が成立すると、その成� ��を示す論理値がそのブロックに対応する不� ��ブロックメモリ500中の領域に書き込まれ、� ��のブロックの試験が完了するまで上書きさ� ��続ける。これにより、ブロックの試験完了� ��にそのブロックに不良の発生したページが� ��ったかどうかを判別できる。

 続いて、あるブロックについて記憶され� ��フェイル情報に基づき、そのブロックのそ� ��後の試験を制御する処理機能について説明� ��る。無効化レジスタ550は、複数のフェイル� ��報のうち、ブロックを無効とすべき不良に� ��応付けられたフェイル情報を指定する無効� ��情報を記憶する。

 マスク処理部570は、試験対象のページを� ��むブロックに対応付けられた複数のフェイ� ��情報を不良ブロックメモリ500から読み出す� ��そして、マスク処理部570は、読み出された� ��数のフェイル情報のうち無効化レジスタ550� ��より指定されたフェイル情報が、ブロック� ��不良が発生したことを示す場合に、試験対� ��のページの試験を行わなくさせる。具体的� ��成として、マスク処理部570は、フェイル情� ��選択部572と、マスク生成部575とを有する。� ��ェイル情報選択部572は、読み出した複数の� ��ェイル情報のうち無効化レジスタ550により� ��定されたフェイル情報を選択する。例えば� ��軽微なエラーはそのブロックのその後の試� ��を行わなくする原因とはならないから、そ� ��ようなエラーを示すフェイル情報はフェイ� ��情報選択部572によって選択されない。一方� ��、比較的重度のエラーを示すフェイル情報� ��フェイル情報選択部572により選択される。

 マスク生成部575は、選択したフェイル情� ��に基づいて試験対象のページの試験を行わ� ��くするか否かを示すマスク信号を生成する� ��生成されたマスク信号は波形整形器140およ� ��比較部170に入力される。これを受けて、波� ��整形器140は、そのページに対する試験用の� ��ータ列の書込みを行わない。また、比較部1 70は、そのページから読み出されたデータ列� ��書き込まれたデータ列との不一致を検出し� ��い。このようにすることで、比較的重度の� ��害が一旦発生したブロックには、その後の� ��験を中止することができ、その後の試験を� ��った場合に他の障害が原因で試験時間が長� ��なることを防止できる。

 図6は、本発明の実施形態に係る被試験メ モリ100において検出されたフェイルの第1例� �示す。この例は、まず、ブロック毎、ペー� �毎、かつ、カラム毎に、ビット誤りの生じ� �ビットの数を示している。例えばブロック0� ��ページ2およびカラム2において、ビット誤� �の数は1である。また、同ページのカラム6に おいて、ビット誤りの数は2であり、同ペー� �のカラム9において、ビット誤りの数は1であ り、同ページのカラム11において、ビット誤� ��の数は1である。

 このページ2に生じたビット誤りの数は合 計5である。この誤りは、1ビットECCでも2ビッ トECCでも3ビットECCでも4ビットECCでも訂正で� ��ない。したがって、1ビットECCの訂正限界を 超えたことを検出する1ビットECC検出器522か� �はフェイル情報が出力される。このことを� �図中のビットECC1の欄に記号F(Failの意)を表示 して表す。同様に、ビットECC2-4の何れの欄も Fとなる。

 また、このページ2で、誤りの生じたカラ ム(この図ではバイトと同義である)の数は合� ��4である。この誤りは、1-3バイトECCでは訂正 できないが、4バイトECCでは訂正できる。し� �がって、4バイトECCの訂正限界を超えたこと� ��検出するビジー時間検出器528からはフェイ� ��情報は出力されない。このことを、図中の� ��イトECC4の欄に記号P(Passの意)を表示して表� �。バイトECC1-3の欄はFである。

 その他のブロックについても同様に、例� ��ば、ブロック2のページ3のカラム2には8ビッ トの誤りが生じているので、この誤りは1-4ビ ットECCでは何れも訂正できない。したがって 、同ページのビットECC1-4の欄は何れもFとな� �。一方で、同ページにはそれ以外のビット� �りが生じていないので、この誤りは1バイトE CCで訂正できる。このため、ビジー時間検出� ��528やその他バイトECCに関するフェイル検出� ��からはフェイル情報は出力されない。した� ��って、同ページのバイトECC1-4の欄は何れもP となる。

 図7は、本発明の実施形態に係る被試験メ モリ100において検出されたフェイルの第2例� �示す。この例は、まず、ブロック毎かつペ� �ジ毎に、そのページにページ単位でデータ� �書き込むために要する時間(プログラム時間) を示している。また、ブロック毎に、そのブ ロックのデータをブロック単位で消去するた めに要する時間(イレース時間)を示している� ��例えば、ブロック0の何れのページもプログ ラム時間は200μsであるが、ブロック2のペー� �7のプログラム時間は1500μsである。また、ブ ロック0のイレース時間は15msであるが、ブロ� ��ク1~3のそれぞれのイレース時間は2msである� ��

 ビジー時間検出器528がプログラム時間の� ��常を検出する場合において、ブロック0のペ ージ7は予め定められた基準値(たとえば600μs) を超える1500μsのプログラム時間を要するの� �、ビジー時間検出器528は、このページ7につ� ��てフェイル情報を出力する。このことを、� ��中ではページ7に対応する判定結果の欄に記 号Fを表示して表す。他の例として、ビジー� �間検出器528がイレース時間の異常を検出す� �場合において、ブロック0は予め定められた� ��準値を超える15msのイレース時間を要するの で、ビジー時間検出器528は、このページ0に� �いてフェイル情報を出力する。このことを� �図中ではブロック0に対応する判定結果の欄� ��記号Fを表示して表す。

 このように、フェイル検出部520は、複数� ��フェイル検出器を有するので、図6に示した ビット誤りのみならず、図7に示すデータ書� �換えに要する時間など、多様な種類のフェ� �ルを検出することができる。

 なお、図7に示したプログラム時間の異常 は、各ページについて判定されるものではな く、ブロック内の各ページについてのプログ ラム時間の平均値や最大値について判断され るものでもよい。

 図8は、本発明の実施形態に係る試験装置 10において、検出されたフェイルに基づき生� ��されたマスク信号の一例を示す。BBMのBit0-2� ��それぞれは、本発明に係るフェイル情報を� ��憶する記憶領域を示す。即ち、Bit0-2のそれ� ��れは、被試験メモリ100の各ブロックに対応� ��けて、当該ブロックに不良が発生したか否� ��をそれぞれ示すフェイル情報を記憶するビ� ��トであり、フェイル情報によって表される� ��ェイルの種類は互いに異なってよい。

 たとえば、BBMのBit0は、1ビットECC検出器52 2により出力され、選択部545により選択され� �、不良ブロックメモリ500に記憶されたフェ� �ル情報を示している。フェイル情報は、1ビ� ��トECC検出器522および選択部545の組合せによ� ��て表されるフェイル条件の成否を示すもの� ��あり、これは、1ビットECC検出器522や2ビッ� �ECC検出器524などの複数のフェイル検出器の� �出結果の論理演算結果であってよい。但し� �本例では説明の都合上、Bit0は、1ビットECC検 出器522により出力されたフェイル情報そのも のを示す。なお、論理値1はフェイル情報を� �憶していることを示し、論理値0はフェイル� ��報を記憶していないことを示す。

 また、BBMのBit2は、2バイトECCによっては� �り訂正できないエラーを検出するフェイル� �出器から出力されたフェイル情報を示す。� �た、BBMのBit2は、ビジー時間検出器528から出� ��されたフェイル情報を示し、ここでは、プ� ��グラム時間が基準値を超えたページが検出� ��れたことを示す。また、これらのフェイル� ��報に基づいてマスク処理部570により生成さ� ��るマスク情報をDMASKとして示す。マスク処� �部570は、各ブロックについてBit1およびBit2の フェイル情報を選択する。そして、マスク生 成部575は、これらのフェイル情報の論理和を マスク信号として出力する。

 したがって、Bit1-2の少なくとも何れか一� ��が論理値1であるブロック0-2につき、マスク 信号は論理値1である。一方、Bit1-2の何れも� �理値0であるブロック3につき、マスク信号は 論理値0である。

 このように、マスク信号は全てのフェイ� ��情報を反映したものでなくてもよく、その� ��成の方法は無効化レジスタ550の設定により� ��由に変更することができる。

 図9は、本発明の実施形態に係る試験装置 10により被試験メモリ100を試験する処理の流� ��を示す。波形整形器140は、被試験メモリ100� ��試験対象のページに、試験用のデータ列を� ��き込む(S1000)。コンパレータ160は、試験対象 のページに書き込まれた試験用のデータ列を 読み出す(S1010)。比較部170は、読み出された� �ータ列を、書き込まれたデータ列と比較す� �(S1020)。フェイル検出部520は、複数のフェイ� ��条件のそれぞれに対応する不良が発生した� ��否かを検出する(S1030)。更新部530は、不良ブ ロックメモリ500にアクセスして、試験対象の ページを含むブロックに対応付けられたフェ イル情報のそれぞれを、割り当てられたフェ イル条件に応じたフェイル信号により更新す る(S1040)。マスク処理部570は、所定の条件が� �立すると、試験対象のブロックのその後の� �験を行わなくさせるためのマスク信号を出� �する(S1050)。このマスク信号は、無効化レジ� ��タ550に設定した無効化情報に基づく。具体� ��には、マスク処理部570は、複数のフェイル� ��報を不良ブロックメモリ500から読み出して� ��読み出した複数のフェイル情報のうち無効� ��レジスタ550により指定されたフェイル情報� ��、ブロックに不良が発生したことを示す場� ��に、マスク信号を出力する。

 図10は、本発明の実施形態に係るフェイ� �管理モジュール180の第1変形例を示す。この� ��形例は、フェイル情報として記憶するべき� ��ェイル条件は任意に設定可能としたまま、� ��スク信号を出力する条件を固定することで� ��フェイル管理モジュール180の回路構成を簡� ��化することを目的とする。この変形例に係� ��フェイル管理モジュール180は、図5に示すフ ェイル管理モジュール180とは異なり、マスク 処理部570を有しなくてよい。また、フェイル 管理モジュール180は、マスク処理部570を制御 するための無効化レジスタ550を有しなくてよ い。その他の構成は図5に示すフェイル管理� �ジュール180と略同一であるから説明を省略� �る。この構成において、不良ブロックメモ� �500から読み出されたフェイル情報はマスク� �号として波形整形器140および比較部170に出� �され、波形整形器140および比較部170におい� �各種の処理が中止される。これにより、不� �ブロックメモリ500の有効活用という上記実� �形態の利点は保持しつつ、フェイル管理モ� �ュール180の回路構成を簡略化できる。

 図11は、本発明の実施形態に係るフェイ� �管理モジュール180の第2変形例を示す。この� ��形例は、第1変形例とは逆に、マスク信号を 出力する条件は任意に設定可能としたまま、 フェイル条件を固定とすることで、フェイル 管理モジュール180の回路構成を簡略化するこ とを目的とする。この変形例に係るフェイル 管理モジュール180は、図5に示すフェイル管� �モジュール180とは異なり、選択部545および� �択部548その他の選択部を有しなくてよい。� �た、フェイル管理モジュール180は、これら� �選択部を制御するための割当レジスタ510を� �しなくてよい。その他の構成は図5に示すフ� ��イル管理モジュール180と略同一であるから� ��明を省略する。この構成において、不良ブ� ��ックメモリ500は、それぞれのブロックにつ� ��て、フェイル検出部520が有する全てのフェ� ��ル検出器のそれぞれから出力されるフェイ� ��情報を記憶する。そして、マスク処理部570� ��、記憶されたこれらのフェイル情報のうち� ��無効化レジスタ550により指示される任意の� ��合せに基づき、マスク信号を生成して出力� ��る。これにより、マスク信号の柔軟な設定� ��いう上記実施形態の利点は保持しつつ、フ� ��イル管理モジュール180の回路構成を簡略化� ��きる。

 以上、本発明を実施の形態を用いて説明� ��たが、本発明の技術的範囲は上記実施の形� ��に記載の範囲には限定されない。上記実施� ��形態に、多様な変更または改良を加えるこ� ��が可能であることが当業者に明らかである� ��たとえば、上記実施形態およびその変形例� ��おいて、フェイル情報とは、不良ブロック� ��モリ500に記憶するべき情報であって選択部� ��に対応して割り当てられた1ビットのデータ であるが、試験の用途や目的によっては2ビ� �ト以上のデータであってよい。また、フェ� �ル情報は、フェイル検出器による検出結果� �のものや幾つかの検出結果の論理和のみな� �ず、検出結果を示す複数の論理値に任意の� �理演算を行った結果であってよい。また、� �記実施形態およびその変形例において、一� �不良ブロックメモリ500に記憶されたフェイ� �情報は、同一のフェイル情報により上書き� �れるものの他の情報に更新はされない。こ� �に代えて、フェイル情報がエラーの数量を� �すようなものである場合、更新部530は、新� �にフェイル信号を入力したことに応じて、� �に記憶しているフェイル情報が示す数量を� �加させて、そのフェイル情報に上書きして� �存してよい。その様な変更または改良を加� �た形態も本発明の技術的範囲に含まれ得る� �とが、請求の範囲の記載から明らかである� �