本发明涉及半导体器件制造领域， 尤其涉及晶体管及其制造方法。 背景技术

通常， 集成电路包含形成在衬底上的 NMOS ( n型金属 -氧化物-半 导体） 晶体管和 PMOS ( p型金属 -氧化物-半导体） 晶体管的组合。 集 成电路的性能与其所包含的晶体管的性能有直 接关系。 因此， 希望提 高晶体管的驱动电流以增强其性能。

美国专利申请 No .2010010381068105 A公开了一种晶体管，在该晶 体管的沟道区与源 /漏区之间形成位错， 这种位错产生拉应力， 该拉应 力提高了沟道中的电子迁移率， 由此晶体管的驱动电流得以增加。 图 12a-12c示出了这种位错的形成。 在图 12a中， 对已经形成了栅极电介 质 2和栅极 3的半导体衬底 1进行硅注入， 从而形成非晶区域， 如图 中阴影部分所示。 在图 12b 中， 对该半导体衬底 1进行退火， 使得非 晶区域再结晶， 在再结晶过程中， 水平方向和竖直方向上的两个不同 的晶体生长前端相遇， 如图中箭头所示， 从而形成了图 12c 所示的位 错。 发明内容

本发明的目的是提供一种晶体管以及一种晶体 管的制造方法。

本发明的制造晶体管的方法包括如下步骤：

在半导体衬底上形成栅极电介质；

在所述栅极电介质上形成栅极； 一区和第二区进行第一离子注入步骤， 该第一离.子注入步骤的注入深 度为第一深度；

在该第一离子注入步骤之后进行退火， 使得在所述第一区和第二 区中均形成位错；

对所述第一区和第二区之一或二者执行第二离 子注入步骤， 该第 二离子注入步骤的注入深度为第二深度， 该第二深度小于第二 以及

在该第二离子注入步骤之后进行退火， 使得在所述第 区和第二 区中均形成位错。

根据本发明的晶体管制造方法， 通过在源区和漏区进行不同深度 的非晶化 -结晶步骤， 能够毗邻沟道区形成更多的位错， 更多的位错可 导致更多的拉应力作用于沟道， 从而使增强沟道区的电子迁移率成为 可能。

本发明的晶体管包括：

半导体衬底；

形成在所述半导体衬底上的栅极电介质；

形成在所述栅极电介质上的栅极；

位于所述栅极电介质下方的沟道区；

位于所述半导体衬底中、 且分别在所述沟道区两侧的源区和漏区， . 其中至少所述源区和漏区之一包含毗邻所述沟 道区、 在垂直于所 述半导体衬底的表面的方向上排列的一组位错 ， 该组位错包含至少两 个位错。

根据本发明的晶体管由于毗邻沟道区具有更多 的位错， 因此作用 在沟道区的拉应力可以得到增强， 沟道区的电子迁移率也可以得以进 一步增力口。

本发明的其它方面和优点将在以下结合附图更 详细地描述。 附图说明

图 1示出了根据本发明第一实施方式的晶体管的� �意图。

图 2a- d是根据本发明的第一实施方式制造晶体管的� �法步骤的示 意图

图 3示出了根据本发明的第二实施方式的晶体管� �示意图。

图 4 示出了根据本发明的第二实施方式的晶体管的 制造方法的步 骤之一的示意图。

图 5示出根据本发明的第三实施方式的变型的晶� �管的示意图。 图 6 示出了根据本发明的第四实施方式的晶体管的 制造方法的步 骤之一的示意图。 图 7示出了根据本发明的第四实施方式的晶体管� �示意图。

图 8 示出了根据本发明的第四实施方式的一个变型 的晶体管的制 造方法的步骤之一的示意图。

图 9 示出了根据本发明的第四实施方式的一个变型 的晶体管的示 意图。

图 10示出了根据本发明的第四实施方式的另一个� ��型的晶体管的 制造方法的步骤之一的示意图。

图 1 1示出了根据本发明的第四实施方式的另一个� �型的晶体管的 示意图。 .

图 12a-c示出了现有技术中位错的形成。 具体实施方式

以下结合附图描述本发明的优选实施例。 附图是示意性的并未按 比例绘制， 且只是为了说明本发明的实施例而并不意图限 制本发明的 保护范围。 贯穿附图相同的附图标记表示相同或相似的部 件。 为了使 本发明的技术方案更加清楚， 本领域熟知的工艺步骤及器件结构在此 省略。

<第一实施方式 >

图 1 示出了根据本发明第一实施方式的晶体管的示 意图。 如图 1 所示， 晶体管 100包括半导体衬底 102、 形成在所述半导体衬底 102上 的栅极电介质 104、 形成在所述栅极电介质 104上的栅极 106、 分别位 于栅极 106两侧的源区 108和漏区 1 10、 以及沟道区 1 12 , 所述沟道区 1 12位于源区 108和漏区 1 10之间且在栅极电介质 104下方。在图 1所 示的晶体管 100 中， 所述源区 108和漏区 1 10都包含毗邻所述沟道区 位错包含两个位 4告 101。 所述位错对沟道区 〗12施加拉应力（如图中箭 头所示） ， 这种拉应力使得沟道区的电子迁移率增加。 相比于现有技 术， 本发明毗邻沟道区形成了更多数量的位错， 使得作用于沟道区 1 12 的拉应力得以增强， 从而进一步提高沟道区 1 12 的电子迁移率成为可 能。

此外， 晶体管 100还包括形成在栅极电介质 104和栅极 106侧面 的侧墙以及源极和漏极接触等， 由于这些结构对于本领域技术人员而 言是熟知的， 因此并未在附图中示出以及详细描述。

接下来， 参照图 2a-d描述根据第一实施方式的晶体管制造方法� � 如图 2a所示， 在半导体衬底 102上形成栅极电介质 104和栅极 106。 接下来， 如图 2b所示， 对位于所述半导体村底 102中且分别在所述栅极 106两侧的所述半导体衬底的第一区 108和第二区 1 10进行第一离子注 入步骤， 由此在所述第一区 108和第二区 1 10中形成非晶区， 如图中阴 影部分所示， 该第一离子注入步骤的注入深度为第一深度 dl。 所述第 一区 108和第二区 1 10分别是要形成晶体管的源和漏的区域， 或者分别 是已经通过执行离子注入形成了晶体管的源和 漏的区域。 在图 2b所示 的步骤之后执行退火， 使得非晶区再结晶。 在再结晶过程中， 不同的 晶体生长前端相遇， 从而在所述第一区 108和第二区 1 10中形成位错， 如图 2c所示， 所述位错毗邻位于所述栅极电介质 104下方的要形成导电 沟道的区 i或。

接下来， 对图 2c所示的结构进行第二离子注入步骤， 以形成非晶 区， 如图 2d所示， 该第二离子注入步骤的注入深度为第二深度 d2， d2 小于 dl。 可以通过调节离子注入能量和剂量来控制离子 注入深度。 然 后， 对图 2d所示的结构进行退火， 从而得到如图 1所示的结构。

<第二实施方式 >

图 3 示出了根据本发明的第二实施方式的晶体管的 示意图。 图 3 所示晶体管 200与图 1所示晶体管 100的区别在于， 所述源区 108和 漏区 1 10中的每一个均包括毗邻沟道区 1 12、 在垂直于半导体衬底 102 的表面的方向上排列的一组三个位错。

相应地， 与制造晶体管 100 的方法相比较， 本实施方式中制造晶 体管 200的方法还包括对所述第一区 108和第二区 1 10执^"第三离子 注入步骤， 该第三离子注入的深度 d3小于上述第二深度 d2 , 如图 4所 示。

虽然图 3示出了源区 108和漏区 1 10中的每组位错包括三个位错。 但是本发明不限于此， 源区 108和漏区 1 10 中的每组位错还可以包括 更多的位错， 相应地， 通过执行更多个注入深度不同的离子注入步骤 来形成所述更多的位错， 其中在后离子注入步骤的注入深度小于先前 离子注入步骤的注入深度。

根据本实施方式， 可以根据需要毗邻沟道区形成更多数目的位错 ， 更进一步增强了作用于沟道区的拉应力， 相应地， 沟道区的电子迁移 率进一步增加也成为可能。

<第三实施方式 >

尽管在以上对第一实施方式和第二实施方式的 描述中， 在晶体管 的源区和漏区中位错是对称的， 但是本发明不限于此， 可以通过在任 一次离子注入步骤之前利用掩膜层将第一区和 第二区中的一个完全覆 盖而仅对其中的另一个执行离子注入， 从而在源区 108和漏区 1 10 中 不对称地形成位错。 例如， 在执行第二离子注入步骤之前， 在第一区 108而不在第二区 1 10上形成掩膜层，从而不对第一区 108执行第二离 子注入步骤。 这样， 在所得到的晶体管 200a中， 第一区 108仅包含一 个位错， 而第二区 1 10 包含在垂直于半导体衬底 102的表面的方向上 排列的一组两个位错， 如图 5所示。

<第四实施方式 >

本实施方式中的晶体管制造方法与前述第一实 施方式和第二实施 方式所述的方法的不同之处在于， 可以选择在所述离子注入步骤中的 一个或多个之前， 在所述第一区 108和第二区 1 10 中的至少一个上选 择性地形成掩膜层， 以覆盖其一部分并且在一个优选实施例中使得 其 毗邻所述栅极的部分暴露。 作为一个非限制性的例子， 除了执行第一 实施方式中的方法步骤之外， 还在执行第二离子注入步骤之前， 在第 二区 1 10上形成覆盖其一部分的掩模层 1 14, 图 6示出了在形成该掩膜 层 1 14后进行第二离子注入步骤后所得到的结构， 其中第二区 1 10 中 被掩膜层 1 14覆盖的部分未被注入离子。 对图 6的结构进行退火， 从 而得到图 7所示的晶体管 300， 虽然在图 7中仍然示出了掩膜层 1 14， 但实际上掩膜层 1 14可以在退火之前已经被除去。

所述掩膜层可以是光刻胶层， 或者是由诸如氧化硅和 /或氮化硅的 电介质材料形成的硬掩膜层。 而选择性地形成硬掩膜层例如可以通过 本领域熟知的光刻工艺实现。 在所述离子注入步骤中的多个之前选择 性地形成掩膜层的情况下， 每一次所形成的掩膜层的图案可以相同或 不同。 在一个优选方案中， 所述掩膜层由诸如氧化硅和 /或氮化硅的电 介质材料形成， 这样在掩膜层图案相同时的退火过程中无需除 去掩膜 层， 从而仅需执行一次形成掩膜层的步骤。

作为第四实施方式的一个变型， 可以在所述离子注入步骤中的一 个或多个之前， 在所述第一区 108和第二区 1 10 中的至少一个上选择 性地形成掩膜层， 以覆盖其不相邻的至少两个部分。 作为一个非限制 性的例子， 除了执行第一实施方式中的方法步骤之外， 还分别在执行 第一和第二离子注入步骤之前， 在第一区 108和第二区 1 10上均形成 覆盖其不相邻的两个部分的掩模层 1 14， 而后进行第一离子注入步骤， 所得到的结构如图 8所示。 接下来， 在不去除掩膜层 1 14的情况下， 执行第二离子注入步骤及相应的退火。 注意， 掩膜层 1 14在第一区 108 和第二区 1 10上的位置可以是关于晶体管 100的栅极 106对称的或不 对称的。 图 9示出了该例子中最终形成的晶体管 100a的示意图。 虽然 在图 9中仍然示出了掩膜层 1 14,但实际上掩膜层 1 14可以在退火之前 已经被除去。

在另一个非限制性的例子中， 仅在第一区 108和第二区 1 10之一 上形成覆盖其不相邻的两个部分的掩模层 1 14,而另一个上不形成掩膜 层或者完全被掩膜层覆盖。

作为第四实施方式的又一个变型， 可以在所述离子注入步骤中的 一个或多个之前， 在所述第一区 108和第二区 1 10 中的一个上选择性 地形成掩膜层， 以覆盖其不相邻的至少两个部分， 而在所述第一区 108 和第二区 1 10 中的另一个上选择性地形成掩膜层， 以覆盖其一部分。 作为一个非限制性的例子， 除了执行第一实施方式中的方法步骤之外， 还在执行第二离子注入步骤之前， 在第一区 108 上形成覆盖其一部分 的掩膜层 1 14 ,且在第二区 1 10上形成覆盖其不相邻的两个部分的掩模 层 1 14， 而后进行第二离子注入步骤， 所得到的结构如图 10所示。 图 1 1 示出了该例子中最终得到的晶体管 100b的示意图。 虽然在图 1 1 中 仍然示出了掩膜层 1 14 ,但实际上掩膜层 1 14可以在退火之前已经被除 去。

由此， 本实施方式中的晶 _体管在至少所述源区和漏区之一还含有 至少另一个位错， 该至少另一个位错相比于第一和第二实施方式 中形 成的位错更远离所述沟道区。

将平行于衬底表面的方向规定为晶体管的横向 ， 将垂直于衬底表 面的方向规定为晶体管的纵向。 相比于第一、 第二、 第三实施方式， 该第四实施方式及其变型除了可以在晶体管的 纵向上得到更多的位错 之外， 还可以进一步在晶体管的横向上得到更多的位 错， 从而使得作 用于沟道区的拉应力 （并且因此沟道区的电子迁移率） 更进一步增加 成为可能。

上述第一至四实施方式及其变型中的晶体管可 以是 NMOS 晶体 管。

上述第一至四实施方式及其变型所述的晶体管 制造方法中， 所述 半导体衬底可以包括 NMOS器件区和 PMOS器件区， 其中仅在 NMOS 器件区执行根据本发明的晶体管制造方法。

上述第一至四实施方式及其变型中： 晶体管还可以包括位于所述 源区 108和漏区 1 10上方的半导体层 （未示出） ， 该半导体层例如是 Si、 碳化硅、 硅锗或者锗层， 该半导体层使得所述位错不暴露于自由表 面； 晶体管的制造方法包括在进行形成源和漏的掺 杂步骤之后在源区 和漏区上方形成所述半导体层。 所述半导体层使得位错不暴露于自由 表面， 以防止由于错位暴露于自由表面而可能导致的 拉应力减小。

在上述第一至四实施方式及其变型中， 离子注入步骤中注入的离 子例如可以是硅、 锗、 磷、 硼或砷中的一种或其组合。

在上述第一至四实施方式及其变型中， 退火温度可以大于 40(TC , 优选为 50(rC -900°C， 退火时间可以为数秒至数分钟。

在上述第一至四实施方式及其变型中所描述的 方法步骤之后， 可 以执行本领域熟知的源区和漏区的掺杂、 侧墙形成以及源极 /漏极接触 的形成等步骤， 以形成完整的器件。

尽管在上面的描述中， 在形成位错之后再进行形成源和漏的掺杂 工艺， 然而， 本发明不限于此， 可以在任何适当的阶段形成所述位错， 例如， 可以在进行形成源和漏的掺杂之后形成所述位 错。

此外， 上文所描述的半导体衬底可以是 Si衬底、 SiGe衬底、 SiC 衬底、 或 III-V 半导体衬底 （例如， GaAs、 GaN等等） 。 栅极电介质 可以使用 Si0 ₂ 、 Hf0 ₂ > H SiO、 HfSiON、 HfTaO, HfTiO, HfZrO、 A1 ₂ 0 ₃ 、 La ₂ 0 ₃ 、Zr0 ₂ 、LaA10中的一种或其组合，栅极的材料可� ��选自 Poly-Si 、 Ti 、 Co、 Ni、 Al、 W, 上述金属的合金或者金属硅化物。

以上通过示例性实施例描述了本发明的晶体管 及制造晶体管的方 法， 然而， 这并不意图限制本发明的保护范围。 本领域技术人员可以 想到的上述实施例的任何修改或变型都落入由 所附权利要求限定的本 发明的范围内。