(実施の形態1)
 以下、本発明の実施の形態1におけるσδ型AD 変換器およびそれを用いた角速度センサにつ いて、図面を参照しながら説明する。

 図1は本発明の実施の形態1におけるσδ型A D変換器を用いた角速度センサの回路図であ� �。図1において、センサ素子30は、振動体31と 、この振動体31を振動させるための圧電体を� ��する駆動電極32と、振動状態に応じて電荷� �発生する圧電体を有するモニタ電極33と、セ ンサ素子30に角速度が印加されると電荷を発� ��する圧電体を有する一対のセンス電極と、� ��有する。また、センサ素子30における一対� �センス電極は、第1のセンス電極34と、この� �1のセンス電極34と逆極性の電荷を発生する� �2のセンス電極35とにより、構成されている� �電荷増幅器36には、センサ素子30におけるモ� ��タ電極33が出力する電荷が入力される。こ� �入力された電荷は、所定の倍率で電圧に変� �される。バンドパスフィルタ37には電荷増幅 器36の出力が入力される。入力された信号の� ��イズ成分は除去されてモニタ信号が出力さ� ��る。AGC回路38は半波整流平滑回路(図示せず) を有する。バンドパスフィルタ37の出力信号� ��半波整流され平滑されたDC信号となる。こ� �DC信号をもとにバンドパスフィルタ37の出力� ��るモニタ信号が増幅あるいは減衰されて出� ��される。駆動回路39にはAGC回路38の出力が入 力され、センサ素子30の駆動電極32に駆動信� �が出力される。そして、電荷増幅器36、バン ドパスフィルタ37、AGC回路38および駆動回路39 により、ドライブ回路40が構成される。

 PLL回路41は、ドライブ回路40におけるバン ドパスフィルタ37が出力するモニタ信号を逓� ��し、位相ノイズを時間的に積分し低減して� ��力する。タイミング生成回路42はPLL回路41か ら出力されるモニタ信号を逓倍した信号をも とに、モニタ信号の2周期間を第1のタイミン� ��信号ф1、第2のタイミング信号ф2、第3のタ� �ミング信号ф3、第4のタイミング信号ф4に分� ��し、これら4つのタイミング信号を生成して 出力する。詳細は、後述する。タイミング制 御回路43は、PLL回路41と、タイミング生成回� �42とにより、構成される。

 入力切替装置44は、センサ素子30における 第1のセンス電極34と接続され第2のタイミン� �信号φ2に基づき動作するアナログスイッチ45 と、第2のセンス電極35と接続され第4のタイ� �ング信号ф4に基づき動作するアナログスイ� �チ46とにより、構成されている。この構成に より、入力切替装置44は、第1のセンス電極34� ��たは第2のセンス電極35からの入力信号を、� ��2のタイミング信号ф2または第4のタイミン� �信号ф4に基づき、切り替えて出力する。

 DA切替装置47は、第1の基準電圧49および第 2の基準電圧50を有する。第1の基準電圧49と第 2の基準電圧50は所定の信号により切り替えら れ、第2のタイミング信号ф2では第1の基準電� ��49の信号が出力され、一方、第4のタイミン� ��信号ф4では第2の基準電圧50の信号が出力さ� ��る。DA出力装置51は、DA切替装置47の出力信� �が入力されるコンデンサ52と、このコンデン サ52の両端に接続され、かつ、第1のタイミン グ信号ф1と第3のタイミング信号ф3に基づき� �作してコンデンサ52の電荷を放電するアナロ グスイッチ53、54により、構成されている。� �して、DA切替装置47とDA出力装置51とにより、 DA変換装置48が構成される。このDA変換装置48� ��、第1のタイミング信号ф1と第3のタイミン� �信号ф3とに基づきコンデンサ52の電荷を放電 し、さらに第2のタイミング信号ф2と第4のタ� ��ミング信号ф4とに基づきDA切替装置47が出力 する基準電圧に応じた電荷を入出力する。

 アナログスイッチ55では、入力切替装置44 とDA変換装置48の出力が入力され、第2のタイ� ��ング信号ф2と第4のタイミング信号ф4とに基 づき出力される。積分回路56では、アナログ� ��イッチ55の出力が入力される。積分回路56は 、演算増幅器57と、この演算増幅器57の帰還� �並列に接続される一対のコンデンサ58,59と、 このコンデンサ58,59に接続される一対のアナ� ��グスイッチ60,61とにより、構成されている� �また、アナログスイッチ60は、第1のタイミ� �グ信号ф1と第2のタイミング信号ф2に基づき� ��作し、積分回路56への入力信号がコンデン� �58に積分されて積分値が保持される。アナロ グスイッチ61は、第3のタイミング信号ф3と第 4のタイミング信号ф4に基づき動作し、積分� �路56への入力信号がコンデンサ59に積分され� ��積分値が保持される。積分装置62は、アナ� �グスイッチ55と積分回路56とにより構成され� ��。この積分装置62は、第1のタイミング信号� �1と第2のタイミングф2信号に基づき、アナロ グスイッチ55の出力をコンデンサ58に積分し� �その積分値を出力するとともに、第3のタイ� ��ング信号ф3と第4のタイミング信号ф4に基づ きアナログスイッチ55の出力をコンデンサ59� �積分してその積分値を出力する。

 比較装置63には積分装置62が出力する積分 信号が入力される。比較装置63は、この積分� ��号と所定の値とを比較する比較器64と、こ� �比較器64が出力する1ビットデジタル信号が� �力されるD型フリップフロップ65とにより構� �されている。D型フリップフロップ65は、第2� ��タイミング信号ф2と第4のタイミング信号ф4 の立上がり時に前記1ビットデジタル信号を� �ッチしてラッチ信号を出力する。このラッ� �信号は、DA変換装置48のDA切替装置47に入力さ れ、第1の基準電圧49と第2の基準電圧50とを切 り替える。そして、入力切替装置44、DA変換� �置48、積分装置62および比較装置63によりσδ� ��調器66が構成される。

 このσδ変調器66は、上記構成により、セ� ��サ素子30における一対のセンス電極34,35から 出力される電荷をσδ変調し、1ビットデジタ� ��信号に変換して出力する。

 ラッチ回路67では、σδ変調器66の比較装� �63における比較器64から出力される1ビットデ ジタル信号が入力される。ラッチ回路67は、1 ビットデジタル信号をラッチする一対のD型� �リップフロップ68、69により構成されている� ��D型フリップフロップ68は、第2のタイミング 信号ф2に基づき1ビットデジタル信号をラッ� �し、D型フリップフロップ69は、第4のタイミ� ��グ信号ф4に基づき1ビットデジタル信号をラ ッチする。差分演算装置70では、ラッチ回路6 7における一対のD型フリップフロップ68、69が ラッチして出力する一対の1ビットデジタル� �号が入力される。そして、この一対の1ビッ� ��デジタル信号の差を演算する1ビット差分演 算が置換処理により実現される。つまり、差 分演算装置70に入力される一対の1ビットデジ タル信号が、“00”“01”“10”“11”である� ��、それぞれ“0”“-1”“1”“0”と置き換� �て出力される。補正演算部71では、差分演算 装置70が出力する1ビット差分信号が入力され 、この1ビット差分信号と所定の補正情報と� �補正演算が置換処理により実現される。つ� �り、上記したように補正演算部71に入力され る1ビット差分信号が“0”“1”“-1”であり� ��例えば、補正情報が“5”である場合にはそ れぞれ“0”“5”“-5”と置き換えられて出� �される。デジタルフィルタ72では、補正演算 部71から出力されるデジタル差分信号が入力� ��れ、ノイズ成分を除去するフィルタリング� ��理が行なわれる。そして、演算装置73は、� �ッチ回路67、差分演算装置70、補正演算部71� �よびデジタルフィルタ72により、構成される 。また、この演算装置73は、第2のタイミング 信号φ2および第4のタイミング信号φ4に基づ� �一対の1ビットデジタル信号をラッチして、� ��分演算、補正演算、フィルタリング処理を� ��い、マルチビット信号を出力する。そして� ��センス回路74は、タイミング制御回路43とσ� �変調器66および演算装置73により、構成され� ��。

 以上のように構成された本発明の実施の� ��態1における角速度センサについて、次にそ の動作を説明する。

 センサ素子30の駆動電極32に交流電圧を加 えると、振動体31が共振し、モニタ電極33に� �荷が発生する。このモニタ電極33に発生した 電荷をドライブ回路40における電荷増幅器36� �入力し、正弦波形の出力電圧に変換する。

 図2は本発明の実施の形態1におけるσδ型A D変換器を用いた角速度センサの動作状態を� �す図である。図2において、電荷増幅器36の� �力電圧がバンドパスフィルタ37に入力され、 振動体31の共振周波数のみを抽出し、ノイズ� ��分が除去された正弦波形信号Aがバンドパス フィルタ37から出力される。この正弦波形信� ��Aは、AGC回路38が有する半波整流平滑回路(図 示せず)に入力されることにより、DC信号に変 換される。

 AGC回路38は、このDC信号が大きい場合、ド ライブ回路40におけるバンドパスフィルタ37� �出力信号を減衰させるような信号を、駆動� �路39に入力する。一方、DC信号が小さい場合� ��ドライブ回路40におけるバンドパスフィル� �37の出力信号を増幅させるような信号を駆動 回路39に入力する。このような動作により、� ��動体31の振動は一定振幅となるように調整� �れる。

 センス回路74におけるタイミング制御回� �43に、図2に示される正弦波信号Aが入力され� ��。そして、PLL回路41で逓倍した信号に基づ� �、タイミング生成回路42により図2で示され� �第1のタイミング信号ф1、第2のタイミング信 号ф2、第3のタイミング信号ф3、第4のタイミ� ��グ信号ф4が形成される。これらのタイミン� ��信号φ1、φ2、φ3、φ4が、σδ変調器66および� ��算装置73に、アナログスイッチ45、46、53、54 、55、60、61の切替信号およびラッチ回路のラ ッチタイミング信号として入力される。

 なお、位相器で位相を90度シフトさせた� �弦波信号を所定の基準電圧(図示せず)と比較 する電圧コンパレータ(図示せず)に入力し、� ��してその出力をロジック回路(図示せず)に� �力するようにした場合でも、タイミング信� �φ1、φ2、φ3、φ4を形成することは可能であ� �。しかし、この場合、正弦波信号の電圧ノ� �ズおよび温度変化や電源変動による電圧ノ� �ズが位相ノイズとして表れる。この位相ノ� �ズは、入力信号や積分切替装置を切り替え� �タイミングノイズとして信号処理の精度に� �影響を与える要因となる。そこで、PLL回路41 を用いて時間的に積分され位相ノイズの低減 されたタイミング信号とすることにより、切 替タイミングノイズを低減し信号処理の精度 を高めることができる。

 センサ素子30が図1に図示する駆動方向に� ��度Vで屈曲振動している状態において、振動 体31の長手方向の中心軸周りにセンサ素子30� �角速度ωで回転すると、このセンサ素子30にF =2mV×ωのコリオリ力が発生する。このコリオ� ��力によりセンサ素子30が有する一対のセン� �電極34および35に、図2に示されるCおよびDの� ��圧が、各発生する。このセンス電極34,35に� �生する電圧はコリオリ力により発生するた� �、モニタ電極33に発生する信号より位相が90� ��進んでいる。そしてまた、一対のセンス電� ��34,35に発生した出力信号は図2のCおよびDに� �す通り、正極性信号と負極性信号の関係に� �る。

 この場合におけるσδ変調器66の動作を以� ��に説明する。σδ変調器66は第1のタイミング 信号ф1、第2のタイミング信号ф2、第3のタイ� ��ング信号ф3および第4のタイミング信号ф4を 繰り返すことによって動作する。第1のタイ� �ング信号ф1および第2のタイミング信号ф2で� ��センサ素子30におけるセンス電極34から出力 される正極性信号がσδ変調されて1ビットデ� ��タル信号に変換され、また第3のタイミング 信号ф3および第4のタイミング信号ф4では負� �性信号がσδ変調されて1ビットデジタル信号 に変換される。

 上記した4つのタイミング信号での動作を ひとつずつ説明する。まず第1のタイミング� �号ф1の立上りでは、積分装置62におけるコン デンサ58と接続されているアナログスイッチ6 0がオンになり、このコンデンサ58に保持され ている積分値が比較装置63における比較器64� �入力され比較結果が1ビットデジタル信号と� ��て出力される。また、DA変換装置48における アナログスイッチ53、54がオンになり、コン� �ンサ52に保持されている電荷が放電される。

 次に第2のタイミング信号ф2の立上りでは 、比較装置63の比較器64から出力される1ビッ� ��デジタル信号がD型フリップフロップ65にラ� ��チされ、このラッチ信号がDA変換装置48のDA� ��替装置47に入力される。この入力されたラ� �チ信号に応じて基準電圧49,50が切り替えられ てコンデンサ52に入力され、DA変換装置48から 切り替えられた基準電圧に応じた電荷が出力 される。一方、入力切替装置44ではアナログ� ��イッチ45がオンになり、センサ素子30のセン ス電極34から発生する電荷が出力される。さ� ��に、積分装置62におけるアナログスイッチ55 がオンになり、入力切替装置44とDA変換装置48 から出力される電荷が積分回路56に入力され� ��。これにより第2のタイミング信号ф2では、 積分回路56におけるコンデンサ58に、図2のCの 斜線部で示される電荷量とDA変換装置48から� �力される電荷量の総和が積分されて保持さ� �る。

 上記した第1のタイミング信号ф1および第 2のタイミング信号ф2の動作により、センサ� �子30のセンス電極34から出力される電圧振幅� ��の半分に相当する電荷量がσδ変調され、第 1のタイミング信号ф1と第2のタイミング信号� �2の信号の立上り時に1ビットデジタル信号と して出力される。

 同様に、第3のタイミング信号ф3および第 4のタイミング信号ф4では、センサ素子30のセ ンス電極35から出力される電圧振幅値の半分� ��相当する電荷量がσδ変調され、第3のタイ� �ング信号ф3と第4のタイミング信号ф4の信号� ��立上り時に1ビットデジタル信号に変換され て出力される。

 以上の動作により、センサ素子30におけ� �一対のセンス電極34,35から出力される電圧振 幅値の半分に相当する電荷量が、σδ変調器66 によりσδ変調され、一対の1ビットデジタル� ��号として上記タイミングで出力される。

 センサ素子30における一対のセンス電極34 、35から出力される電荷は、モニタ電極33に� �生する信号より位相が90度進んだセンス信号 だけでなく、モニタ信号と同相の不要信号を 発生させる。ここで、センサ素子30における� ��対のセンス電極34,35からセンス信号と不要� �号の合成信号が出力される場合について説� �する。

 角速度によるコリオリ力で発生するセン� ��信号は、図2のCおよびDで示される。上記で� ��明した通り、第2のタイミング信号ф2と第4� �タイミング信号ф4で、積分回路56により図2� �CおよびDの斜線部で示される電荷量、つまり 、電圧振幅値の半分に相当する電荷量が積分 される。さらに、センス電極34,35から発生す� ��不要信号は図2のEおよびFで示される。不要� ��号EおよびFにおいて、センス信号CおよびDと 同様に、第2のタイミング信号ф2と第4のタイ� ��ング信号ф4により、EおよびFの斜線部で示� �れる電荷量、つまり、不要信号の電圧振幅� �最大値から最小値までの区間の電荷量が積� �される。EおよびFの電圧振幅の中央値を基準 に積分され、キャンセルされて電荷量は“0� �となる。つまり、第2のタイミング信号ф2と� ��4のタイミング信号ф4の立上りでの積分装置 62の動作により、CおよびFに示される不要信� �がキャンセルされる。従って、センス信号C� ��よびDの電圧振幅に応じた電荷量が積分され 、いわゆる同期検波処理が一対の入力信号C� �よびDのそれぞれに対し実施される。よって� ��上記不要信号EおよびFのない場合の動作の� �明と同様に、σδ変調器66からは同期検波処� �された信号がσδ変調され、1ビットデジタル 信号に変換されて出力される。

 以上の動作により、センサ素子30におけ� �一対の出力信号を同期検波処理しながらσδ� ��調することができる。このように同期検波� ��れたデジタル信号が、通常のIV変換回路、� �相器、同期検波回路などのアナログ回路を� �要とすることなく得られる。従って、小型� �、かつ、低コストのσδ型AD変換器を実現で� �る。

 次に、演算装置73について、その動作を� �明する。まず、第2のタイミング信号ф2に基� ��き、σδ変調器66の比較装置63における比較� �64から出力される1ビットデジタル信号が、� �ッチ回路67のD型フリップフロップ68にラッチ される。また、第4のタイミング信号ф4に基� �き、σδ変調器66の比較装置63における比較器 64から出力される1ビットデジタル信号が、ラ ッチ回路67のD型フリップフロップ69にラッチ� ��れる。

 この一対のD型フリップフロップ68、69に� �ッチされた一対の1ビットデジタル信号は、� ��記で説明した通り、センサ素子30における� �対のセンス電極34、35より出力された信号の� ��要信号を除いた電圧振幅値の半分に相当す� ��電荷量をそれぞれσδ変調によりデジタル値 に変換したものである。

 次に、ラッチ回路67が出力する一対の1ビ� ��トデジタル信号が1ビット差分演算装置70に� ��力され、この一対の1ビットデジタル信号の 差が演算されて1ビット差分信号が出力され� �。ここで、第1のタイミング信号ф1での1ビッ ト差分信号は、一つ前の周期における第2の� �イミング信号ф2、第4のタイミング信号ф4で� ��ッチされた1ビットデジタル信号の差である 。そして、この1ビット差分信号は、図2のCお よびDで示されるセンサ素子30における一対の センス電極34,35の出力する信号からEおよびF� �示される不要信号を除いた電圧振幅値を表� �。

 以上の動作により、センサ素子30におけ� �一対のセンス電極34,35から出力される正極性 信号と負極性信号の関係にある一対の入力信 号が、同じ1つの積分装置62を用いて積分され る。従って、2つの積分装置で別々に積分を� �う場合よりも個々の積分装置の特性による� �対の入力信号の積分結果の相対誤差への影� �が著しく低減される。これと同様に、DA変換 装置48も一対の入力信号の信号処理に対し同� ��1つのDA変換装置を用いる構成となっている� ��また、比較装置63でも一対の積分結果を同� �基準電圧と比較器を用いて比較を行うこと� �より、比較器の特性や基準電圧の変動の比� �結果の相対誤差への影響が著しく低減され� �。

 また、電源電圧変化や温度変化の影響に� ��る各装置における基準電圧変動等の影響も� ��一対の入力信号に対して加わる。しかし、� ��算装置73が有する1ビット差分演算装置70に� �り一対の入力信号の信号処理結果の差が演� �されるので、各装置における基準電圧変動� �の影響がキャンセルされる。さらに、セン� �素子30における一対のセンス電極34,35から出� ��されてσδ型AD変換器に入力される一対の入� ��信号が含んでいる同相ノイズ成分やオフセ� ��ト成分の影響もキャンセルされる。これに� ��り、精度良く一対の入力信号の差信号を形� ��できる。

 また、一対の入力信号の差をとる1ビット 差分演算は、比較装置の出力信号が“1”“0� ��からなる1ビット信号である場合、差分演算 装置に入力される一対の比較信号が“00”“0 1”“10”“11”の4種類に限られる。従って、 差をとった結果もそれぞれ“0”“-1”“1”� �0”と予め決まっているので、非常に簡単な� ��路構成で入力信号に応じた減算処理が可能� ��ある。減算処理を行った一対の入力信号を1 つの差分信号とした後にσδAD変換で通常必要 となるデジタルフィルタによるローパスやデ シメーション等の信号処理を行うことにより 、一対の入力信号をローパスやデシメーショ ン等で信号処理するデジタルフィルタを入力 信号のそれぞれに用意しデジタルフィルタに よりマルチビット化した後にマルチビットの 加減算を行える演算器を用いて差分演算処理 する場合に比べて、差分演算回路、デジタル フィルタなどの演算回路が非常に小さな回路 規模で、高精度な信号処理が実現される。

 次に、1ビット差分演算装置70が出力する1 ビット差分信号が補正演算部71に入力され、� ��の1ビット差分信号と所定の補正情報との補 正演算が置換処理により行われる。この補正 演算は、上記したように、1ビット差分信号� �“0”“1”“-1”の3値に限られることを利用 する。例えば、所定の補正情報が“5”であ� �場合に、補正演算部に入力される1ビット差� ��信号“0”“1”“-1”を、それぞれ“0”“5� ��“-5”と置換処理することにより乗算を実� �させて信号の補正を可能としている。

 これにより、センサ素子30の製造バラツ� �などに起因する角速度に対する感度のバラ� �キや、温度変動によるセンサ素子30の感度変 動を、適切な補正情報を設定することにより 補正することが可能となる。また、デジタル フィルタによりマルチビット信号に変換した 後にマルチビット信号を乗算処理する乗算器 を用意して乗算処理することにより信号の補 正を行う場合に比べて、非常に小さな回路規 模で実現できる。さらに、この置換処理では 有限語調によるデータの切捨てなどは存在せ ず、高精度な補正演算を実現できる。その結 果、センサ素子30およびセンス回路74の感度� �整が、小型で、かつ低コストで高精度を実� �できる。

 (実施の形態2)
 以下、本発明の実施の形態2におけるσδ型AD 変換器を用いた角速度センサについて、図面 を参照しながら説明する。なお、前述した本 発明の実施の形態1と同様の構成を有するも� �については、同一符号を付し、その説明は� �略する。

 図3は本発明の実施の形態2におけるσδ型A D変換器を用いた角速度センサの回路図であ� �。図3において、入力切替装置81は、アナロ� �スイッチ82、83で構成される。アナログスイ� ��チ83は、センサ素子30における第1のセンス� �極34と接続され、第2のタイミング信号ф2に� �づき動作する。アナログスイッチ82は、第2� �センス電極35と接続され、第4のタイミング� �号ф4に基づき動作する。入力切替装置81は、 一対のセンス電極34,35からの入力信号を第2の タイミング信号ф2と第4のタイミング信号ф4� �に基づき切り替えて出力する。

 DA切替装置84は、第1の基準電圧86と第2の� �準電圧87を有する。そして、この第1の基準� �圧86と第2の基準電圧87を、所定の信号により 切り替え、第2のタイミング信号ф2と第4のタ� ��ミング信号ф4とに基づき出力する。DA出力� �置88は、コンデンサ89とアナログスイッチ90� �91で構成される。コンデンサ89には、DA切替� �置84の出力信号が入力される。アナログスイ ッチ90、91は、このコンデンサ89の各端に接続 され、第1のタイミング信号ф1と第3のタイミ� ��グ信号ф3に基づき動作してコンデンサ89の� �荷を放電させる。そして、DA変換装置85は、D A切替装置84とDA出力装置88とで構成される。� �のDA変換装置85は、第1のタイミング信号ф1と 第3のタイミング信号ф3に基づき、コンデン� �89の電荷を放電させる。さらに、第2のタイ� �ング信号ф2と第4のタイミング信号ф4に基づ� ��、DA切替装置84が出力する基準電圧に応じた 電荷を入出力させる。

 アナログスイッチ92には入力切替装置81と DA変換装置85の出力が入力され、第2のタイミ� ��グ信号ф2と第4のタイミング信号ф4に基づき 出力される。積分回路93にはアナログスイッ� ��92の出力が入力される。積分回路93は、演算 増幅器94と、この演算増幅器94の帰還に並列� �接続される一対のコンデンサ95、96と、これ� ��のコンデンサ95、96に接続される一対のアナ ログスイッチ97、98とにより構成されている� �アナログスイッチ97は第1のタイミング信号ф 1と第2のタイミング信号ф2に基づき動作し、� ��分回路93への入力信号がコンデンサ95に積分 されて積分値が保持される。アナログスイッ チ98は第3のタイミング信号ф3と第4のタイミ� �グ信号ф4に基づき動作し、積分回路93への入 力信号がコンデンサ96に積分されて積分値が� ��持される。そして、積分装置99は、アナロ� �スイッチ92と積分回路93とで構成される。こ� ��積分装置99は、第1のタイミング信号ф1と第2 のタイミング信号ф2に基づき、アナログスイ ッチ92の出力をコンデンサ95に積分してその� �分値を出力する。また、第3のタイミング信� ��ф3と第4のタイミング信号ф4に基づき、アナ ログスイッチ92の出力をコンデンサ96に積分� �てその積分値を出力する。

 入力切替装置101は、アナログスイッチ102� ��103で構成される。アナログスイッチ103は、� ��ンサ素子30における第1のセンス電極34と接� �され、第4のタイミング信号ф4に基づき動作� ��る。アナログスイッチ102は、第2のセンス電 極35と接続され、第2のタイミング信号ф2に基 づき動作する。入力切替装置101は、一対のセ ンス電極34,35からの入力信号を第4のタイミン グ信号ф4と第2のタイミング信号ф2とに基づ� �切り替えて出力する。

 DA切替装置104は、第1の基準電圧106と第2の 基準電圧107を有する。そして、この第1の基� �電圧106と第2の基準電圧107を所定の信号によ� ��切り替え、第2のタイミング信号ф2と第4の� �イミング信号ф4とに基づき出力する。DA出力 装置108は、コンデンサ109とアナログスイッチ 110、111で構成される。コンデンサ109には、DA� ��替装置104の出力信号が入力される。アナロ� ��スイッチ110、111は、このコンデンサ109の各� ��に接続され、第1のタイミング信号ф1と第3� �タイミング信号ф3に基づき、コンデンサ109� �電荷を放電させる。そして、DA変換装置105は 、DA切替装置104とDA出力装置108とで構成され� �。このDA変換装置105は第1のタイミング信号ф 1と第3のタイミング信号ф3に基づき、コンデ� ��サ109の電荷を放電させる。さらに、第2のタ イミング信号ф2と第4のタイミング信号ф4に� �づき、DA切替装置104が出力する基準電圧に応 じた電荷を入出力させる。

 アナログスイッチ112には入力切替装置101� ��DA変換装置105の出力が入力され、第2のタイ� ��ング信号ф2と第4のタイミング信号ф4に基づ き出力される。積分回路113にはアナログスイ ッチ112の出力が入力される。積分回路113は、 演算増幅器114と、この演算増幅器114の帰還に 並列に接続される一対のコンデンサ115、116と 、これらのコンデンサ115、116に接続される一 対のアナログスイッチ117、118とにより構成さ れている。アナログスイッチ117は第1のタイ� �ング信号ф1と第2のタイミング信号ф2に基づ� ��動作し、積分回路113への入力信号がコンデ� ��サ115に積分されて積分値が保持される。ア� ��ログスイッチ118は第3のタイミング信号ф3と 第4のタイミング信号ф4に基づきで動作し、� �分回路113への入力信号がコンデンサ116に積� �されて積分値が保持される。そして、積分� �置119は、アナログスイッチ112と積分回路113� �で構成される。この積分装置119は、第1のタ� ��ミング信号ф1と第2のタイミング信号ф2に基 づき、アナログスイッチ112の出力をコンデン サ115に積分してその積分値を出力する。また 、第3のタイミング信号ф3と第4のタイミング� ��号ф4に基づき、アナログスイッチ112の出力� ��コンデンサ116に積分してその積分値を出力� ��る。

 比較装置120には積分装置99、119が出力す� �積分信号が入力される。比較装置120は、こ� �積分信号と所定の値とを比較する比較器121� �、この比較器121が出力する1ビットデジタル� ��号が入力されるD型フリップフロップ122とで 構成されている。D型フリップフロップ122は� �第2のタイミング信号ф2と第4のタイミング信 号ф4の立上り時に1ビットデジタル信号をラ� �チしてラッチ信号を出力する。このラッチ� �号は、DA変換装置85、105のDA切替装置84、104に 入力されて基準電圧86、87、106、107を切り替� �る。そして、σδ変調器13は、入力切替装置81 、101、DA変換装置85、105、積分装置99、119およ び比較装置120により構成されている。

 このσδ変調器123は、センサ素子30におけ� ��一対のセンス電極34,35より出力される電荷� �σδ変調し、1ビットデジタル信号に変換して 出力する。

 以上のように構成された本発明の実施の� ��態2における角速度センサについて、次にそ の動作を説明する。まず、上記σδ変調器123� �ついて、その動作を説明する。

 図4は本発明の実施の形態2におけるσδ型A D変換器を用いた角速度センサの動作状態を� �す図である。図4において、このσδ変調器123 は第1のタイミング信号ф1、第2のタイミング� ��号ф2、第3のタイミング信号ф3および第4の� �イミング信号ф4を繰り返すことによって動� �する。

 第1のタイミング信号ф1および第2のタイ� �ング信号ф2では、センサ素子30におけるセン ス電極34から出力される正極性信号が第1の入 力切替装置81と第1のDA変換装置85および第1の� ��分装置99により積分される。また、センサ� �子30におけるセンス電極35から出力される負� ��性信号が第2の入力切替装置101と第2のDA変換 装置105および第2の積分装置119により積分さ� �る。そして、この第1の積分装置99と第2の積� ��装置119が出力する一対の積分値が、比較装� ��120の比較器121に入力されて比較され、その� ��較結果が1ビットデジタル信号として出力さ れる。

 第2のタイミング信号ф2の立上り時におい ては、比較装置120の比較器121から出力される 1ビットデジタル信号がD型フリップフロップ1 22にラッチされ、このラッチ信号がDA変換装� �85,105のDA切替装置84,104に入力される。このと き、第2のタイミング信号ф2の立上り時にσδ� ��調されて1ビットデジタル信号として出力さ れる値は、正極性信号の出力する信号の電圧 振幅値から負極性信号の出力する信号の電圧 振幅値を減算した値となる。この値は一対の センス電極34,35における出力の電圧振幅の正� ��情報を意味し、これが演算装置73のD型フリ� ��プフロップ68にラッチされる。

 第3のタイミング信号ф3および第4のタイ� �ングф4ではセンサ素子30におけるセンス電極 34から出力される正極性信号が第2の入力切替 装置101と第2のDA変換装置105および第2の積分� �置119により積分される。また、センサ素子30 におけるセンス電極35から出力される負極性� ��号が第1の入力切替装置81と第1のDA変換装置8 5および第1の積分装置99により積分される。� �して、この第1の積分装置99と第2の積分装置1 19が出力する一対の積分値が、比較装置120の� ��較器121に入力されて比較され、その比較結� ��が1ビットデジタル信号として出力される。

 第4のタイミング信号ф4の立上り時におい ては、比較装置120の比較器121から出力される 1ビットデジタル信号がD型フリップフロップ1 22にラッチされ、このラッチ信号が前記DA変� �装置85,105のDA切替装置84,104に入力される。こ のとき、第4のタイミング信号ф4の立上り時� �σδ変調されて1ビットデジタル信号として出 力される値は、負極性信号の出力する信号の 電圧振幅値から正極性信号の出力する信号の 振幅値を減算した値となる。この値は一対の センス電極34,35における出力の電圧振幅の負� ��情報を意味し、これが演算装置73のD型フリ� ��プフロップ69にラッチされる。

 上記した4つのタイミング信号での動作を ひとつずつ説明する。まず第1のタイミング� �号ф1の立上りでは、積分装置99におけるコン デンサ95と接続されているアナログスイッチ9 7がオンになり、このコンデンサ95に保持され ている積分値が比較装置120における比較器121 に入力される。同時に、積分装置119における コンデンサ115と接続されているアナログスイ ッチ117がオンになり、このコンデンサ115に保 持されている積分値が比較装置120における比 較器121に入力される。そして、この一対の積 分値の比較結果が1ビットデジタル信号とし� �出力される。また、DA変換装置85,105における アナログスイッチ90、91、110、111がオンにな� �、コンデンサ89,109に保持されている電荷が� �電される。

 次に第2のタイミング信号ф2の立上りでは 、比較装置120の比較器121から出力される1ビ� �トデジタル信号がD型フリップフロップ122に� ��ッチされ、このラッチ信号がDA変換装置85、 105のDA切替装置84、104に入力される。この入� �されたラッチ信号に応じて基準電圧86、87、1 06、107が切り替えられてコンデンサ89、109に� �力され、DA変換装置85、105から切り替えられ� ��基準電圧に応じた電荷が出力される。それ� ��ともに、入力切替装置81ではアナログスイ� �チ83がオンになり、センサ素子30のセンス電� ��34から発生する電荷が出力される。一方、� �力切替装置101ではアナログスイッチ102がオ� �になり、センサ素子30のセンス電極35から発� ��する電荷が出力される。さらに、積分装置9 9、119におけるアナログスイッチ92,112がオン� �なり、入力切替装置81とDA変換装置85から出� �される電荷が積分回路93に入力されるととも に、入力切替装置101とDA変換装置105から出力� ��れる電荷が積分回路113に入力される。これ� ��より第2のタイミング信号ф2では、積分回路 93におけるコンデンサ95に、図4のCの斜線部で 示される電荷量とDA変換装置85から出力され� �電荷量の総和が積分されて保持されるとと� �に、積分回路113におけるコンデンサ115に、� �4のDの斜線部で示される電荷量とDA変換装置1 05より出力される電荷量の総和が積分されて� ��持される。

 上記した第1のタイミング信号ф1および第 2のタイミング信号ф2の動作により、センサ� �子30のセンス電極34、35から出力される電圧� �幅値の正の値に相当する電荷量がσδ変調さ� ��、第1のタイミング信号ф1と第2のタイミン� �信号ф2の信号の立上り時に1ビットデジタル� ��号として出力される。

 同様に、第3のタイミング信号ф3および第 4のタイミング信号ф4では、センサ素子30にお ける一対のセンス電極34、35から出力される� �荷の電圧振幅値の負の値に相当する電荷量� �σδ変調され、第3のタイミング信号ф3と第4� �タイミング信号ф4の信号の立上り時に1ビッ� ��デジタル信号に変換されて出力される。

 以上の動作により、センサ素子30におけ� �一対のセンス電極34,35から出力される電圧振 幅値の正・負に相当する電荷量が、σδ変調� �123によりσδ変調され、一対の1ビットデジタ ル信号として上記タイミングで出力される。 また、正極性信号と負極性信号が同時に積分 され、その差がσδ変調されるので、瞬時の� �相ノイズが除去されて出力される。さらに� �第1のタイミング信号ф1・第2のタイミング信 号ф2および第3のタイミング信号ф3・第4のタ� ��ミング信号ф4の動作では、2つの積分装置お よびDA変換装置が正極性信号および負極性信� ��を切り替えて信号処理するので、第2のタイ ミング信号ф2と第4のタイミング信号ф4の立� �りで出力される一対の1ビットデジタル信号� ��は、2つの積分装置99、119およびDA変換装置85 、105の基準電圧変動・オフセット変動などが 同様に影響する。

 センサ素子30における一対のセンス電極34 、35から出力される電荷は、モニタ電極33に� �生する信号より位相が90度進んだセンス信号 だけでなく、モニタ信号と同相の不要信号を 発生させる。センサ素子30における一対のセ� ��ス電極34、35からセンス信号と不要信号の合 成信号が出力される場合については、本発明 の実施の形態1と同様に、いわゆる同期検波� �理が一対の入力信号のそれぞれに対し実施� �れる。そして、この同期検波処理により、� �要信号はキャンセルされ、センス信号の電� �振幅に応じた電荷量が積分される。

 以上の動作により、センサ素子30におけ� �一対の出力信号を同期検波処理しながらσδ� ��調することができる。このように同期検波� ��れたデジタル信号が、通常のIV変換回路、� �相器、同期検波回路などのアナログ回路を� �要とすることなく得られる。従って、小型� �、かつ、低コストのσδ型AD変換器を実現で� �る。

 次に、演算装置73について、その動作を� �明する。まず、第2のタイミング信号ф2で、� �δ変調器123の比較装置120における比較器121か ら出力される1ビットデジタル信号が、ラッ� �回路67のD型フリップフロップ68にラッチされ る。また、第4のタイミング信号ф4で、σδ変� ��器123の比較装置120における比較器121から出� ��される1ビットデジタル信号が、ラッチ回路 67のD型フリップフロップ69にラッチされる。

 この一対のD型フリップフロップ68、69に� �ッチされた一対の1ビットデジタル信号は、� ��記で説明した通り、センサ素子30における� �対のセンス電極34,35より出力された信号の不 要信号を除いた電圧振幅値の正および負に相 当する電荷量をそれぞれσδ変調によりデジ� �ル値に変換したものである。また、第1のタ� ��ミング信号ф1・第2のタイミング信号ф2およ び第3のタイミング信号ф3・第4のタイミング� ��号ф4では、2つの積分装置およびDA変換装置� ��正極性信号および負極性信号を切り替えて� ��号処理する。電源電圧変化や温度変化の影� ��による各装置における基準電圧変動やオフ� ��ット変動等の影響も、一対の1ビットデジタ ル信号に対し同じ極性で加わっている。ここ で、演算装置73が有する1ビット差分演算装置 70が、一対の入力信号の信号処理結果の差を� ��算する。この演算処理により、各装置にお� ��る基準電圧変動等の影響がキャンセルされ� ��。さらに、センサ素子30における一対のセ� �ス電極34、35から出力され、かつ、σδ型AD変� ��器に入力される一対の入力信号が含んでい� ��瞬時の同相ノイズ成分やオフセット成分の� ��響もキャンセルされるので、精度良く一対� ��入力信号の差の2倍の信号を形成できる。

 (実施の形態3)
 以下、本発明の実施の形態3におけるσδ型AD 変換器を用いた角速度センサについて、図面 を参照しながら説明する。なお、前述した本 発明の実施の形態1と同様の構成を有するも� �については、同一符号を付し、その説明は� �略する。

 図5は本発明の実施の形態3におけるσδ型A D変換器を用いた角速度センサの回路図であ� �。図6は本発明の実施の形態3におけるσδ型AD 変換器を用いた角速度センサの動作状態を示 す図である。図5において、ドライブ回路131� �入力切替装置132、DA変換装置133、積分装置134 、比較装置135、DA切替装置136、デジタルバン� ��パスフィルタ137、AGC回路138および駆動回路1 39とで構成されている。

 入力切替装置132は、振動体31におけるモ� �タ電極33と接続され、図6に示された第6のタ� ��ミング信号φ6に基づき動作するアナログス� ��ッチで構成されている。DA切替装置136は、� �1の基準電圧140および第2の基準電圧141を有し 、この第1の基準電圧140と第2の基準電圧141を� ��定の信号により切り替えている。第6のタイ ミングφ6では第1の基準電圧140の信号または� �2の基準電圧141の信号を出力する。DA出力装� �142は、DA切替装置136の出力信号が入力される コンデンサ143と、アナログスイッチ144、145に より構成されている。アナログスイッチ144、 145は、コンデンサ143の各端に接続され、図6� �示された第5のタイミング信号φ5に基づき動� ��し、コンデンサ143の電荷を放電させる。そ� ��て、DA変換装置133はDA切替装置136とDA出力装� ��142とで構成される。このDA変換装置133は第5� ��タイミング信号φ5に基づきコンデンサ143の� ��荷を放電させ、第6のタイミング信号φ6に基 づきDA切替装置136の出力する基準電圧に応じ� ��電荷を入出力させる。アナログスイッチ146� ��は入力切替装置132とDA変換装置133の出力が� �力され、第6のタイミング信号φ6に基づき出� ��される。

 積分装置134にはアナログスイッチ146の出� ��が入力され、演算増幅器147と、この演算増� ��器147の帰還に接続されるコンデンサ148とに� ��り構成されている。積分装置134は、第6のタ イミング信号φ6に基づき動作し、積分装置134 への入力信号がコンデンサ148により積分され 、積分値が保持される。そして、第5のタイ� �ング信号φ5に基づき、その積分値が出力さ� �る。

 比較装置135には積分装置134の出力する積� ��信号が入力され、この積分信号と所定の値� ��を比較する比較器149と、この比較器149が出� ��する1ビットデジタル信号が入力されるD型� �リップフロップ150とにより構成されている� �D型フリップフロップ150は、第5のタイミング 信号φ5の立上り時に1ビットデジタル信号を� �ッチし、出力する。このラッチ信号は、DA変 換装置133のDA切替装置136に入力され、第1の基 準電圧140と第2の基準電圧141とを切り替える� �そして、σδ変換器151は入力切替装置132、DA� �換装置133、積分装置134および比較装置135に� �り構成されている。そして、D型フリップフ� ��ップ150からの出力電圧がバンドパスフィル� ��137に入力される。バンドパスフィルタ137は� ��振動体31の共振周波数のみを抽出し、ノイ� �成分を除去した図6のPに示すような正弦波形 を出力する。そして、デジタルバンドパスフ ィルタ137の出力信号がAGC回路138の有する半波 整流平滑回路(図示せず)に入力されることに� ��り、DC信号に変換される。

 AGC回路138は、このDC信号が大きい場合、� �ライブ回路131におけるデジタルバンドパス� �ィルタ137の出力信号を減衰させるような信� �を駆動回路139に入力する。一方、DC信号が小 さい場合、ドライブ回路131におけるデジタル バンドパスフィルタ137の出力信号を増幅させ るような信号を駆動回路139に入力する。この ような動作により、振動体31の振動は一定振� ��となるように調整される。

 タイミング制御回路43に、図6のQに示され る正弦波信号が入力される。そして、PLL回路 41で逓倍した信号をもとにタイミング生成回� ��152により図6に示される第5のタイミング信� �ф5、第6のタイミング信号ф6が形成される。� ��れらのタイミング信号φ5、φ6がドライブ回� ��131のσδ変調器151における入力切替装置132、 DA切替装置136、アナログスイッチ144、アナロ� ��スイッチ145およびアナログスイッチ146の切� ��タイミングとして入力される。

 第1のタイミング切替スイッチ153には、タ イミング制御回路43におけるタイミング生成� ��路152から第5のタイミング信号φ5と、クロッ ク154のタイミング信号T5と、が入力される。� ��お、第5のタイミング信号φ5とクロック154の タイミング信号T5とは、ほぼ同じ周波数であ� ��。同様に、第2のタイミング切替スイッチ155 には、タイミング制御回路43におけるタイミ� ��グ生成回路152から第5のタイミングφ5と逆位 相の関係にある第6のタイミング信号φ6信号� �、クロック154の第6のタイミング信号T6と、� �入力される。なお、第6のタイミング信号φ6� ��クロック155のタイミング信号T6とは、ほぼ� �じ周波数である。

 振幅判定回路156にはデジタルバンドパス� ��ィルタ137の出力信号が入力される。また、� ��幅判定回路156は、デジタルバンドパスフィ� ��タ137から出力される出力信号の振幅量を監� ��している。この振幅量がAGC回路138における� ��標振幅量の75%以上である場合には、タイミ� ��グ制御回路43におけるタイミング生成回路15 2の出力信号φ5およびφ6をクロック信号とし� �、ドライブ回路131における入力切替信号132� �DA切替装置136、アナログスイッチ144、アナロ グスイッチ145およびアナログスイッチ146の切 替タイミングとするように、第1のタイミン� �切替スイッチ153および第2のタイミング切替� ��イッチ155を切り替えている。一方、デジタ� ��バンドパスフィルタ137から出力される出力� ��号の振幅量がAGC回路138における目標振幅量� ��75%以下である場合には、クロック154からの� ��力信号T5およびT6をクロック信号として、ド ライブ回路131における入力切替装置132、DA切� ��装置136、アナログスイッチ144、アナログス� ��ッチ145およびアナログスイッチ146の切替タ� ��ミングとするように、第1のタイミング切替 スイッチ153および第2のタイミング切替スイ� �チ155を切り替えている。

 本発明の実施の形態3においては、σδ型AD 変換器が、ドライブ回路131を振動体31におけ� ��モニタ電極33から出力される信号をオン・� �フする入力切替装置132と、少なくとも2つの� ��ベルの電荷量を出力するDA変換装置133と、� �力切替装置132とDA変換装置133とから出力され る電荷を積分し、その積分値を保持する積分 装置134と、この積分装置134から出力される積 分値を所定の値と比較する比較装置135と、こ の比較装置135の出力に応じてDA変換装置133の� ��力を切り替えるDA切替装置136と、デジタル� �ンドパスフィルタ137と、AGC回路138および駆� �回路139と、を備える。従って、ドライブ回� �131の大部分をデジタル回路のみで構成する� �とにより、ドライブ回路131の全てをアナロ� �回路で構成するよりもドライブ回路131の体� �が小さくなるので、ドライブ回路131を小型� �することができる。