Title:
プロセッサアーキテクチャのための装置および方法
Document Type and Number:
Japanese Patent JP2020513605
Kind Code:
A
Abstract:
プロセッサアーキテクチャの実施形態が開示される。一実施形態では、プロセッサは、デコーダと、実行ユニットと、コヒーレントキャッシュと、インターコネクトと、を備える。デコーダは、キャッシュラインをゼロ化するための命令をデコードする。実行ユニットは、キャッシュラインサイズのゼロの書き込みを開始するためのライトコマンドを発行する。コヒーレントキャッシュは、ライトコマンドを受信し、コヒーレントキャッシュにヒットがあるか否か、およびヒットしたキャッシュラインのキャッシュコヒーレンシプロトコル状態が修正状態または排他状態であるか否かを判定し、すべてゼロを示すようにキャッシュラインを構成し、インターコネクトに向けてライトコマンドを発行する。インターコネクトは、ライトコマンドの受信に応答して、ヒットがあるか否かを判定する必要がある他の複数のコヒーレントキャッシュのそれぞれにスヌープを発行する。
Inventors:
Brandt, Jason W.
Chapel, Robert S.
Corval, Jesus
Grochowski, Edward Tea.
Gunther, Stephan H.
Guy, Baford M.
Huff, Thomas Earl.
Hughes, Christopher Jay.
Old-Ahmed-Val, El Moustafa
Singal, Ronak
Sotode, Seid Yaya
Thor, Brett El.
Rappa Porto, Riu
Pap Worth, David
Allen, James Dee.
Chapel, Robert S.
Corval, Jesus
Grochowski, Edward Tea.
Gunther, Stephan H.
Guy, Baford M.
Huff, Thomas Earl.
Hughes, Christopher Jay.
Old-Ahmed-Val, El Moustafa
Singal, Ronak
Sotode, Seid Yaya
Thor, Brett El.
Rappa Porto, Riu
Pap Worth, David
Allen, James Dee.
Application Number:
JP2019521670A
Publication Date:
May 14, 2020
Filing Date:
December 12, 2016
Export Citation:
Assignee:
INTEL CORPORATION
International Classes:
G06F12/0831; G06F9/30; G06F9/34; G06F12/0808
Domestic Patent References:
| JP2006323845A | 2006-11-30 | |||
| JPH03231345A | 1991-10-15 | |||
| JPH05204756A | 1993-08-13 |
Foreign References:
| US20060265553A1 | 2006-11-23 | |||
| US5717898A | 1998-02-10 | |||
| US20070226423A1 | 2007-09-27 | |||
| US7454577B2 | 2008-11-18 |
Attorney, Agent or Firm:
Longhua International Patent Service Corporation