Title:
put/getウィンドウを介するコヒーレンスの管理
Document Type and Number:
Japanese Patent JP3954969
Kind Code:
B2
Abstract:
A method and apparatus for managing coherence between two processors of a two processor node of a multi-processor computer system. Generally the present invention relates to a software algorithm that simplifies and significantly speeds the management of cache coherence in a message passing parallel computer, and to hardware apparatus that assists this cache coherence algorithm. The software algorithm uses the opening and closing of put/get windows to coordinate the activated required to achieve cache coherence. The hardware apparatus may be an extension to the hardware address decode, that creates, in the physical memory address space of the node, an area of virtual memory that (a) does not actually exist, and (b) is therefore able to respond instantly to read and write requests from the processing elements.
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Inventors:
Blumrich, Mathias, A
Chen, t
Coteus, Paul, W
Gala, Alan, Gee
Jumper, Mark, Yi
Heidelberger, Philip
Hornic, dark
Omacit, Martin
Chen, t
Coteus, Paul, W
Gala, Alan, Gee
Jumper, Mark, Yi
Heidelberger, Philip
Hornic, dark
Omacit, Martin
Application Number:
JP2002568284A
Publication Date:
August 08, 2007
Filing Date:
February 25, 2002
Export Citation:
Assignee:
INTERNATIONAL BUSINESS MASCHINES CORPORATION
International Classes:
G06F11/10; G06F12/08; G06F9/46; G06F9/52; G06F11/00; G06F11/20; G06F12/00; G06F12/02; G06F12/10; G06F13/00; G06F13/24; G06F13/38; G06F15/17; G06F15/173; G06F15/177; G06F15/80; G06F17/14; H04L1/00; H04L7/02; H04L7/033; H04L12/28; H04L12/56; H04L25/02; H05K7/20
Domestic Patent References:
| JP5282205A | ||||
| JP2000194680A | ||||
| JP11126196A | ||||
| JP11096124A | ||||
| JP10049426A | ||||
| JP6149752A | ||||
| JP5233444A |
Foreign References:
| US6223269 | ||||
| US5864738 |
Other References:
Robert George,Re: non-blocking ops vs. threads,[online],1995年 7月11日,[Archived on 26 Jun 1997] [Retrieved on 2006-08-29], Retrieved from Internet
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Yoshihiro City
Takeshi Ueno
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