Title:
半導体片の製造方法、半導体片を含む回路基板および画像形成装置
Document Type and Number:
Japanese Patent JP5637330
Kind Code:
B1
Abstract:
【課題】半導体基板表面への粘着層の残存を抑制する半導体片の製造方法を提供する。【解決手段】本発明に係る半導体片の製造方法は、半導体基板Ｗの表面から裏面に向けて幅が徐々に狭くなる第１の溝部分を有する表面側の微細溝４００、４１０を異方性ドライエッチングで形成する工程と、表面側の微細溝４００、４１０が形成された表面に粘着層１６４を有するダイシング用テープを貼り付ける工程と、半導体基板Ｗの裏面側から表面側の溝に沿って、表面側の微細溝４００、４１０の幅より広い幅の裏面側の溝１７０を形成する工程と、裏面側の溝１７０の形成後に表面とダイシング用テープとを剥離する工程とを備える。【選択図】図７
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Inventors:
高橋 睦也
山田 秀一
村田 道昭
山田 秀一
村田 道昭
Application Number:
JP2014108982A
Publication Date:
December 10, 2014
Filing Date:
May 27, 2014
Export Citation:
Assignee:
富士ゼロックス株式会社
International Classes:
H01L21/301
Domestic Patent References:
| JPH09320996A | 1997-12-12 | |||
| JP2000195827A | 2000-07-14 | |||
| JP2003158097A | 2003-05-30 | |||
| JP2011077418A | 2011-04-14 | |||
| JP2003124151A | 2003-04-25 | |||
| JP2009088109A | 2009-04-23 | |||
| JP2005277297A | 2005-10-06 | |||
| JPH09320996A | 1997-12-12 |
Foreign References:
| US20120322240A1 | 2012-12-20 | |||
| US20120322240A1 | 2012-12-20 |
Attorney, Agent or Firm:
Kyozo Katayose
Shuhei Katayama
Shuhei Katayama