Title:
薄膜トランジスタ基板および表示装置
Document Type and Number:
Japanese Patent JP6806956
Kind Code:
B1
Abstract:
薄膜トランジスタ基板に関し、基板上にボトムゲート型の第１の薄膜トランジスタと、トップゲート型の第２の薄膜トランジスタとを備え、それぞれの半導体層が同一の半導体層で構成され、かつそれぞれの電極を含めた各層の構造が共通化できるように構成されている。第１の薄膜トランジスタのゲート電極と第２の薄膜トランジスタのドレイン電極は、連続した一体パターンで構成され、保持容量を形成する容量電極として機能し、容量電極と第１の薄膜トランジスタの第１のドレイン電極との間で保持容量が形成される。
Inventors:
Inoue Japanese style
Application Number:
JP2020536705A
Publication Date:
January 06, 2021
Filing Date:
February 18, 2020
Export Citation:
Assignee:
Mitsubishi Electric Corporation
International Classes:
H01L29/786; G09F9/30; G09F9/33; H01L21/336; H01L21/822; H01L21/8234; H01L27/04; H01L27/06; H01L27/088; H01L27/32; H01L51/50; H05B33/02
Domestic Patent References:
| JP2011023695A | 2011-02-03 | |||
| JP2014059531A | 2014-04-03 | |||
| JP2012049556A | 2012-03-08 | |||
| JP2019216236A | 2019-12-19 | |||
| JP2010016126A | 2010-01-21 | |||
| JP2008102214A | 2008-05-01 |
Foreign References:
| WO2011142147A1 | 2011-11-17 | |||
| US20100019996A1 | 2010-01-28 |
Attorney, Agent or Firm:
Yoshitake Hidetoshi
Takahiro Arita
Takahiro Arita