半導体装置の試験装置

Japanese Patent JPWO2004079816

A1

簡単な構成で半導体装置を同時試験する。ラッチ回路（１３ａ）〜（１３ｄ）は、同一の試験信号ｔｅｓｔが入力されたＤＵＴ（１２ａ）〜（１２ｄ）から出力される出力信号をラッチする。Ｐ−Ｓ変換回路（１５）は、試験信号ｔｅｓｔに対してＤＵＴ（１２ａ）〜（１２ｄ）が出力すべき信号の期待値である期待値信号ｅｘｐ及びラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４をラッチ期間内に順に出力する。エンコーダ回路（１６）は、期待値信号ｅｘｐとラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４とを比較する。メモリ（１８）は、ラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４と期待値信号ｅｘｐとが一致しなかった場合、Ｐ−Ｓ変換回路（１５）から出力されるラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４及び期待値信号ｅｘｐが記憶される。判定回路（１９）は、メモリ（１８）に記憶されたラッチ信号Ｄｏｕｔ１〜Ｄｏｕｔ４及び期待値信号ｅｘｐからＤＵＴ（１２ａ）〜（１２ｄ）の不良を判定する。

Kotaro Ozawa

JP2004569073A

June 08, 2006

March 03, 2003

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富士通株式会社

G01R31/28; G11C29/56; H01L21/66

Takeshi Hattori

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