３ＤＤＲＡＭ構造体及び製造方法 - APPLIED MATERIALS,INCORPORATED

Title:

３ＤＤＲＡＭ構造体及び製造方法

Document Type and Number:

Japanese Patent JP2023512561

Kind Code:

A

Abstract:

ブリッジされたワード線を組み込んだメモリデバイスが説明される。メモリデバイスは、第１の方向、第２の方向、及び第３の方向に沿って離隔した複数の活性領域を含む。少なくとも１つの導電層が、第３の方向に沿って活性領域の各々の少なくとも１つの側面に隣接するように、複数の導電層が配置される。導電性ブリッジが、第２の方向に沿って延在し、導電層の各々を１以上の隣接する導電層と接続する。幾つかの実施形態が、集積化されたエッチング停止層を含む。積層メモリデバイスを形成する方法も説明される。【選択図】図３

Inventors:

Kang, Chang Seok
Tomohiko Kitajima
Ingle, Nitin Kay.
Kang, Sung Kwon

Application Number:

JP2022547855A

Publication Date:

March 27, 2023

Filing Date:

January 27, 2021

Export Citation:

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Assignee:

APPLIED MATERIALS,INCORPORATED

International Classes:

H10B12/00

Attorney, Agent or Firm:

Sonoda & Kobayashi Patent Attorneys Corporation

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