面積効率の良いデュアルポート及びマルチポートＳＲＡＭ、ＳＲＡＭのための面積効率の良いメモリセル

Japanese Patent JP2022525451

A

本開示は、スタティックランダムアクセスメモリ及びスタティックランダムアクセスメモリのためのメモリセルに関するものであり、このメモリセルは、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）を形成する、第１のトランジスタ（Ｍ１）、第２のトランジスタ（Ｍ２）、第３のトランジスタ（Ｍ３）、及び第４のトランジスタ（Ｍ４）と、第１及び第２のクロスカップルインバータ（ＩＮＶ１、ＩＮＶ２）は、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）を定義し、第１のインバータ（ＩＮＶ１）は、第１の基準電圧（ＧＮＤ１）及び第１の供給電圧（ＶＤＤ１）に接続され、第２のインバータ（ＩＮＶ２）は、第２の基準電圧（ＧＮＤ２）及び第２の供給電圧（ＶＤＤ２）に接続され；第１のストレージノード（Ｄ）と第１のビット線（ＢＬ１）との間に接続された第５のトランジスタ（Ｍ５）と；第１の反転ストレージノード（Ｄ’）と第２のビット線（ＢＬ２）との間に接続された第６のトランジスタ（Ｍ６）と；第５のトランジスタ（Ｍ５）に接続され、第１のストレージノード（Ｄ）への第１のビット線（ＢＬ１）のアクセスを制御する、第１のワード線（ＷＬ１）と；第１のワード線（ＷＬ１）とは独立しており、第６のトランジスタ（Ｍ６）に接続され、第１の反転ストレージノード（Ｄ’）への第２のビット線（ＢＬ２）のアクセスを第１のビット線（ＢＬ１）とは独立して制御する、第２のワード線（ＷＬ２）と；を備え、第１のワード線（ＷＬ１）と第１の基準電圧（ＧＮＤ１）、又は、第１の供給電圧（ＶＤＤ１）と第１の基準電圧（ＧＮＤ１）、又は、第２のワード線（ＷＬ２）と第２の基準電圧（ＧＮＤ２）、又は、第２の供給電圧（ＶＤＤ２）と第２の基準電圧（ＧＮＤ２）、又は、第１の基準電圧（ＧＮＤ１）と第２の基準電圧（ＧＮＤ２）の相対電圧レベルは、第１のストレージノード（Ｄ）及び第１の反転ストレージノード（Ｄ’）のデータを独立して読み出す及び書き込むことができるように設定される、メモリセルに関する。【選択図】図２

Mohammadhi, Babak
Esco Fet, Bertha, Moral
Melazi, Reza

JP2021555388A

May 16, 2022

March 13, 2020

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Zenagic AB

G11C11/412

Ryoichi Takaoka
Nao Oda
Akiyo Iwahori
Rena Miyoshi
Kamoto Takahashi

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