Title:
Equalization circuit
Document Type and Number:
Japanese Patent JP6158373
Kind Code:
B1
Abstract:
【課題】本実施形態は、平均を求める信号値の数が多くなっても回路面積の増加を抑制する平均化回路を提供する。【解決手段】本実施形態に係る平均化回路は、第１乃至第３のキャパシタを含むキャパシタ回路と、キャパシタ回路を制御する制御部とを含む。制御部は、第１のキャパシタに印加された第１の電圧と第２のキャパシタに印加された第２の電圧との平均である第１の１段階平均電圧を第１のキャパシタに印加させ第２のキャパシタに印加された第３の電圧と第３のキャパシタに印加された第４の電圧との平均である第２の１段階平均電圧を第２のキャパシタに印加させ、第１及び第２のキャパシタに印加されている第１及び第２の１段階平均電圧の平均である第１の２段階平均電圧を第１のキャパシタに印加させる。【選択図】図１
Inventors:
Lee Shoshun
Takamiya Makoto
Takayasu Sakurai
Takamiya Makoto
Takayasu Sakurai
Application Number:
JP2016020691A
Publication Date:
July 05, 2017
Filing Date:
February 05, 2016
Export Citation:
Assignee:
Toshiba Corporation
International Classes:
H03H19/00
Domestic Patent References:
| JP2009065405A | 2009-03-26 | |||
| JPS5850817A | 1983-03-25 | |||
| JP2011526464A | 2011-10-06 |
Attorney, Agent or Firm:
Suzue International Patent Office