Latch circuitry and a semiconductor memory device - Power Crystal Technology Co., Ltd.

Title:

Latch circuitry and a semiconductor memory device

Document Type and Number:

Japanese Patent JP6069544

Kind Code:

B1

Abstract:

【課題】従来のラッチ回路では消費電流が比較的大きく、回路サイズも大きい。【解決手段】ラッチ回路は、センス電圧に応じた信号電流を流す入力用ＰＭＯＳトランジスタを含む入力回路と、第１のＰＭＯＳトランジスタと、第１のＮＭＯＳトランジスタと、第１のＰＭＯＳトランジスタと第１のＮＭＯＳトランジスタとを接続しかつ入力回路に接続される第１のノードとを含む第１のインバータと、第２のＰＭＯＳトランジスタと、第２のＮＭＯＳトランジスタと、第２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジスタとを接続する第２のノードとを含む第２のインバータとを備え、第１のインバータと第２のインバータとが縦続に接続されて構成される。データのラッチ時において、第３のＮＭＯＳトランジスタはバイアス電圧に対応する基準電流を第１のインバータに流し、第４のＮＭＯＳトランジスタは、ラッチ時はオフし、データ保持時はオンする。【選択図】図５

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Inventors:

Nakayama Akitomo

Application Number:

JP2016007605A

Publication Date:

February 01, 2017

Filing Date:

January 19, 2016

Export Citation:

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Assignee:

Power Crystal Technology Co., Ltd.

International Classes:

G11C16/06

Domestic Patent References:

JP2013161803A	2013-08-19
JPH10134581A	1998-05-22

Attorney, Agent or Firm:

Takuji Yamada
Mitsuo Tanaka
Kawabata Junichi

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