Title:
半導体デバイスにおける層内静電容量の低減
Document Type and Number:
Japanese Patent JP2023532118
Kind Code:
A
Abstract:
ホール構造およびトレンチ構造中にエアギャップを形成する方法が、開示される。方法は、埋込みボイド、換言すれば、上部が、隣接するフィーチャの上部よりも低いボイド、を形成するために使用され得る。方法は、ホール構造またはトレンチ構造の抑制と、構造内にエアギャップを形成する構造の上部における選択的堆積と、を含む。いくつかの実施形態では、方法は、半導体デバイスにおける層内静電容量を低減するものである。【選択図】図１ａ
Inventors:
Abel Joseph Earl.
Van Skravendik Bad Jay.
Curtin Ian John
Agnew Douglas Walter
Austin Dustin Zuckery
Gupta Ounish
Van Skravendik Bad Jay.
Curtin Ian John
Agnew Douglas Walter
Austin Dustin Zuckery
Gupta Ounish
Application Number:
JP2022581361A
Publication Date:
July 26, 2023
Filing Date:
June 28, 2021
Export Citation:
Assignee:
LAM RESEARCH CORPORATION
International Classes:
C23C16/42; C23C16/455; H01L21/316; H01L21/318; H10B12/00
Attorney, Agent or Firm:
Patent Attorney Corporation Meisei International Patent Office