Title:
An algorithm for desirable core ordering which maximizes performance and reduces chip temperature and electric power
Document Type and Number:
Japanese Patent JP6162350
Kind Code:
B1
Abstract:
態様は、コンピューティングデバイスの状態についての好ましいプロセッサコア組合せを選択するためのコンピューティングデバイス、システム、および方法を含む。一態様では、マルチコアプロセッサを包含するコンピューティングデバイスの状態が決定され得る。いくつかの電流漏れ比は、プロセッサコアの電流漏れをその他のプロセッサコアの電流漏れと比較することによって、決定され得る。比は、それぞれの不等式において、コンピューティングデバイスの状態の境界と比較され得る。いくつかの境界に関連付けられたプロセッサコアは、それぞれの不等式が真であると決定したことに応答して、選択され得る。境界は、コンピューティングデバイスの関連する状態について好ましいと見なされたプロセッサコアのセットに関連付けられ得る。真の不等式の境界ごとのプロセッサコアのセットに存在するプロセッサコアは、選択されたプロセッサコアであり得る。
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Inventors:
Rajat Mittal
Mehedi Saaydi
Tao Xue
Ronald Frank Alton
Ragit Chandra
Sachin Dasnurkar
Mehedi Saaydi
Tao Xue
Ronald Frank Alton
Ragit Chandra
Sachin Dasnurkar
Application Number:
JP2016568006A
Publication Date:
July 12, 2017
Filing Date:
May 08, 2015
Export Citation:
Assignee:
Qualcomm, Inc.
International Classes:
G06F1/32; G06F9/50
Domestic Patent References:
| JP2012511788A | 2012-05-24 |
Attorney, Agent or Firm:
Yasuhiko Murayama
Kuroda Shinpei
Kuroda Shinpei