図1を参照して、Eは、本発明のバイポー� �パルス電源であり、バイポーラパルス電源E� ��、例えばスパッタリング装置内の処理基板� ��対向させて配置され、プラズマPに接触する 電極である一対のターゲットT1、T2に対し、� �定の周波数でバイポーラパルス状に電力供� �するために用いられる。バイポーラパルス� �源Eは、直流電力の供給を可能とする直流電� ��供給部1と、各ターゲットT1、T2への出力(電� ��供給)を制御する発振部2とから構成される� �この場合、出力電圧の波形は、略方形波や� �正弦波である。

 直流電力供給部1は、その作動を制御する 第1のCPU回路11と、商用の交流電力(3相AC200V又� ��400V)が入力される入力部12と、入力された交 流電力を整流して直流電力に変換する6個の� �イオード13aからなる整流回路13とを有し、正 負の直流電力ライン14a、14bを介して直流電力 を発振部2に出力する。また、直流電力供給� �1には、直流電力ライン14a、14b間に設けたス� ��ッチングトランジスタ(スイッチング素子)15 と、第1のCPU回路11に通信自在に接続され、ス イッチングトランジスタ15のオン、オフを制� ��する出力発振用のドライバー回路16とが設� �られている。直流電力ライン14a、14b間には� �その電流、電圧を検出する検出回路17aが接� �され、検出回路17aで検出された電流、電圧� �、AD変換回路17bを介して第1のCPU回路11に入力 されるようになっている。

 他方、発振部2には、第1のCPU回路11に通信 自在に接続された第2のCPU回路21と、正負の直 流電力ライン14a、14b間に接続された4個の第1� ��至第4のスイッチングトランジスタSW1乃至SW4 からなるブリッジ回路22と、第2のCPU回路21に� ��信自在に接続され、各スイッチングトラン� ��スタSW1乃至SW4のオン、オフの切換を制御す� ��出力発振用のドライバー回路23とが設けら� �ている。

 そして、出力発振用のドライバー回路23� �よって、例えば第1及び第4のスイッチングト ランジスタSW1、SW4と、第2及び第3のスイッチ� ��グトランジスタSW2、SW3とのオン、オフのタ� ��ミングが反転するように各スイッチングト� ��ンジスタSW1乃至SW4の切換えを制御すると、� ��リッジ回路22からの出力ライン24a、24bを介� �て一対のターゲットT1、T2にバイポーラパル� ��状に電力供給される。出力ライン24a、24bに� ��、一対のターゲットT1、T2への出力電流及び 出力電圧を検出する検出回路25が接続され、� ��の検出回路25で検出された出力電流及び出� �電圧は、AD変換回路26を介して第2のCPU回路21� ��入力されるようになっている。

 ここで、上記構成のバイポーラパルス電� ��Eにおいて、直流電力供給部1から直流電力� �出力した状態で各スイッチングトランジス� �SW1乃至SW4を切換えたのでは、それらのスイ� �チング損失が多大となるため、各スイッチ� �グトランジスタSW1乃至SW4の耐久性が向上す� �ように構成する必要がある。本実施の形態� �は、直流電力供給部1からの正負の直流出力� ��イン14a、14b間に、出力発振用のドライバー� ��路23によってオン、オフの切換が制御され� �出力短絡用のスイッチングトランジスタSW0� �設け、出力短絡用のスイッチトランジスタSW 0の短絡状態(ターゲットT1、T2への出力が遮断 される状態)で、ブリッジ回路22の各スイッチ ングトランジスタSW1乃至SW4の切換えを行うよ うにした。

 つまり、図2に示すように、一対のターゲ ットT1、T2にバイポーラパルス状に電力供給� �る場合、スイッチングトランジスタSW0の短� �状態(オン)で、例えば第1及び第4のスイッチ� ��グトランジスタSW1、SW4をオンし、その後、� ��イッチングトランジスタSW0の短絡を解除(オ フ)して一方のターゲットT1に出力する(ター� �ットT1に負の電位が印加される)。次いで、� �イッチングトランジスタSW0を再度短絡し、� �1及び第4のスイッチングトランジスタSW1、SW4 をオフすると共に、第2及び第3のスイッチン� ��トランジスタSW2、SW3をオンし、その後、ス� ��ッチングトランジスタSW0をオフして他方の� ��ーゲットT2に出力する(ターゲットT2に負の� �位が印加される)。

 そして、各スイッチングトランジスタSW1� ��至SW4のオン、オフのタイミングが反転する� ��記制御を繰り返すことで、一対のターゲッ� ��T1、T2の間に所定の周波数でバイポーラパル ス状に電力供給する。その際、所定圧力に保 持された装置内にArなどのスパッタガスを導� ��した状態で、所定の周波数で交互に極性を� ��えて電力投入される一対のターゲットT1、T2 がアノード電極、カソード電極に交互に切換 わり、アノード電極及びカソード電極間にグ ロー放電を生じさせてプラズマ雰囲気が形成 され、各ターゲットT1、T2をスパッタリング� �きる。

 これにより、ターゲットT1、T2への出力す る際に発生するスイッチング損失は、スイッ チングトランジスタSW0でのみ発生し、各スイ ッチングトランジスタSW1乃至SW4にはスイッチ ング損失が殆ど発生しない。その結果、高機 能のスイッチング素子を用いることなく、高 い耐久性を達成でき、しかも、4個のスイッ� �ング素子でスイッチング損失が発生する場� �のような十分な放熱機構が不要になり、低� �スト化が図れる。

 上記のようにグロー放電中では、何らか� ��原因によりアーク放電が発生する場合があ� ��。アーク放電が発生すると、プラズマのイ� ��ピーダンスが急激に小さくなるため、急激� ��電圧低下が起こり、それに伴って電流が増� ��する。このため、本実施の形態では、検出� ��路25で検出された出力電流及び出力電圧が� �力されるアーク検出制御回路27を第2のCPU回� �21に通信自在に設け(図1参照)、出力電流が一 定の範囲を超えて変化すると、アーク放電の 前段現象(マイクロアーク)として捉え、その� ��弧処理を行うことでアーク電流の大きなア� ��ク放電の発生を抑制している。

 ここで、従来のバイポーラパルス電源の� ��うに、直流電力供給部からの出力が定電圧� ��性を有していると、インダクタンス成分よ� ��、容量成分(キャパシタンス)成分が支配的� �なる。図3に示すように、容量成分(キャパシ タンス)成分が支配的であると、アーク放電� �生時にプラズマ負荷側のインピーダンスが� �さくなることで、出力とプラズマ負荷とが� �合されて容量成分から急激に出力側に放出� �れる。このため、検出手段によるアーク放� �の検出から電極への出力遮断までの時間内� �、大きなアーク電流が流れる。その結果、� �度の処理でアーク放電を消弧できないと、� �イクロアーク処理を行う毎にアーク電流値� �高くなり(放出されるアークエネルギが大き� ��なる)、スプラッシュやパーティクルが発生 し易くなる。

 本実施の形態では、負の直流出力ライン1 4bに、1mH以上、好ましくは2mH以上の値を持つ� ��ンダクタ28を設けることとした(図1参照)。� �して、マイクロアーク処理時の電流上昇率� �、定常電流値の200%より小さく、より好まし� ��は、150%以下に制限することとした。即ち、 アーク放電発生時の出力電流上昇率(δi)は、� ��ンダクタ28のインダクタンス値をL、ターゲ� ��トT1、T2への出力電圧をV及び電流変化時間δ tとすると、δi=δt・V/Lで算出される。この場� ��、一対のターゲットT1、T2への出力電圧を500 V、出力電流を100Aとし、マイクロアーク処理( 出力遮断)時間を200μSとし、過電流を検出し� �出力を遮断するまでの電流上昇率を150%にす� ��には、δiは50Aとなる。このような場合には� ��2mHのインダクタンス値を持つインダクタ28� �負の直流出力ライン14bに接続すればよい。

 尚、本実施の形態では、負の直流出力ラ� ��ン14bに、1mH以上、好ましくは2mH以上の値を� ��つインダクタ28を設けているが、これに限� �されるものではなく、正の直流出力ライン14 aまたは、正負の両直流出力ライン14a、14bに� �々設けてもよい。 

 そして、図4に示すように、検出回路25で� ��出した出力電流Iaが、定常出力電流値Icを超 えたとき、アーク検出制御回路27によってア� ��ク放電発生の前段現状として捕え、第2のCPU 回路21及びアーク検出制御回路27を介して出� �発振用のドライバー回路23によって出力短絡 用のスイッチングトランジスタSW0が短絡(オ� �)される。このとき、直流出力ライン14bにイ� ��ダクタ28を設けることで、直流電源供給部1� ��らの出力が定電流特性となり、アーク放電� ��発生時の電流上昇率が制限される。

 出力短絡用のスイッチングトランジスタS W0が短絡(オン)されたとき、ブリッジ回路22の 各スイッチングトランジスタSW1乃至SW4は、い ずれか一方のターゲットT1、T2への出力状態� �保持されているが、スイッチングトランジ� �タSW0が短絡されることでターゲットT1、T2へ� ��出力が遮断される(マイクロアーク処理)。

 次いで、所定時間経過後(数μS~数百μS)に� ��出力短絡用のスイッチングトランジスタSW0� ��短絡を解除(オフ)し、各スイッチングトラ� �ジスタSW1乃至SW4の作動状態に応じていずれ� �一方のターゲットT1、T2への出力を再開する� ��このとき、アーク検出制御回路27によって� �力電流Vaが定常出力電流値Vcを超えているか� ��判断し、定常出力電流値Vcを未だ超えてい� �ば、出力発振用ドライバー回路23によって出 力短絡用のスイッチングトランジスタSW0を再 度短絡する。

 この一連のマイクロアーク処理を複数回� ��り返しても出力電流Iaが定常出力電流値Icを 超えた状態のままであるか、または、出力電 流Iaが予め設定された所定値を超えると、ス� ��ラッシュやパーティクルの発生を誘発する� ��ーク放電が発生すると判断し、第1のCPU回路 11からの制御によってスイッチングトランジ� ��タ15をオンし、直流電力供給部1からの出力� ��停止する(ハードアーク処理)。この処理の� �でも、アーク電流値は、定常電流値の200%よ� ��小さく保持されることと(図5参照)、出力中� ��2個のスイッチングトランジスタSW1乃至SW4を 切換えてアーク放電の消弧処理を行う場合よ り、応答性よくその出力遮断の制御ができる こととが相俟って、放出されるアークエネル ギが小さくして、スプラッシュやパーティク ルの発生を効果的に抑制できる。この処理の 間、ブリッジ回路22の各スイッチングトラン� ��スタSW1乃至SW4にはスイッチング損失が殆ど� ��生しないため、その耐久性を一層向上でき� ��。

 ところで、上記のように1mH以上の値を持� ��インダクタ28を設けた場合、図6(a)に示すよ� ��に、ブリッジ回路22の各スイッチング素子SW 1乃至SW4を所定の周波数(例えば、5kHz)で切換� �るときに通常の放電電圧Vcより高い電圧Vaが� ��生する。つまり、プラズマPにインダクタン ス成分が発生し、各ターゲットT1、T2の極性� �転時に過電圧が生じる。このように過電圧� �生じると、アーク放電を誘発する虞がある� �

 このことから、本実施の形態では、直流� ��力供給部1からの正負の直流出力ライン14a、 14bに並列に接続したキャパシタCと、インダ� �タ28に並列であって相互に直列に接続された ダイオードD及び抵抗Rとを接続した出力クラ� ��プ回路29を設けることとした。これにより� �図6(a)及び図6(b)に示すように(尚、図6では、� ��方のターゲットT1での出力電圧及び出力電� �の変化のみを示している)、各ターゲットT1� �T2の極性反転時、その当初には、電源側をカ ソードとして接続したダイオードDによりイ� �ダクタ28が短絡され、各ターゲットT1、T2へ� �出力が定電圧特性となり、出力電流Acが徐々 に増加する(図6(b)参照)。そして、出力電流Ac� ��、設定電力に応じた所定値に達すると、上� ��出力が定電流特性となる。その結果、各タ� ��ゲットT1、T2での極性反転時に過電圧が生じ ることが防止され、過電流に起因したアーク 放電の発生を抑制がされる。この場合、キュ パシタCとしては、5~20μFのものが用いられ、� ��抗Rとしては、数ω~10ωの範囲のものが用い� �れる。

 次に、図7及び図8を参照して、本発明の� �イポーラパルス電源Eを複数台並列接続して� ��る電源装置について説明する。ESは、本発� �の電源装置であり、この電源装置ESは、例え ば次の構成を有するマグネトロンスパッタリ ング装置(以下、「スパッタ装置」という)3に 用いられている。

 スパッタ装置3は、ロータリーポンプ、ター ボ分子ポンプなどの真空排気手段(図示せず)� ��介して所定の真空圧(例えば、10 ^-5 Pa)に保持できる真空チャンバ31を有し、スパ� ��タ室(処理室)32を構成する。真空チャンバ31� ��上部には、例えばFPD製造の際に用いられる� ��面積の処理基板Sを電位的にフローティング 状態で保持する基板ホルダー33が設けられて� ��る。真空チャンバ31にはまた、プロセスガ� �をスパッタ室32内に導入するガス導入管(図� �せず)が設けられ、Ar等の希ガスからなるス� �ッタガスや反応性スパッタにより所定の薄� �を形成する場合に処理基板S表面に形成しよ� ��とする薄膜の組成に応じて適宜選択されるO ₂ 、N ₂ やH ₂ Oなどの反応性ガスとが処理室32に導入できる 。

 スパッタ室32には、処理基板Sに対向させ� ��、複数枚(本実施の形態では8枚)のターゲッ� ��41a乃至41hが等間隔で並設されている。各タ� ��ゲット41a乃至41hは、Al、Ti、Mo、インジウム� ��び錫の酸化物(ITO)やインジウム及び錫の合� �など、処理基板S表面に形成しようとする薄� ��の組成に応じて公知の方法で作製され、例� ��ば略直方体(上面視において長方形)など同� �状に形成されている。

 各ターゲット41a乃至41hは、スパッタ中、� ��ーゲット41a乃至41hを冷却するバッキングプ� ��ートに、インジウムやスズなどのボンディ� ��グ材を介して接合されている。各ターゲッ� ��41a乃至41hは、未使用時のスパッタ面が処理� ��板Sに平行な同一平面上に位置するように、 絶縁部材を介して真空チャンバ31に設けられ� ��。また、ターゲット41a乃至41hの後方(スパッ タ面と背向する側)には、公知の構造を有す� �磁石組立体(図示せず)が配置され、各ターゲ ット41a乃至41hの前方(スパッタ面)側で電離し� ��電子及びスパッタリングによって生じた二� ��電子を捕捉することで、各ターゲット41a乃� ��41h前方での電子密度を高くしてプラズマ密� ��が高まり、スパッタレートを高くできる。

 各ターゲット41a乃至41hは、隣り合う2枚で 一対のターゲット(41aと41b、41cと41d、41eと41f� �41gと41h)を構成し、一対のターゲット41a乃至4 1h毎に割当てて上記実施の形態のパイポーラ� ��ルス電源E1乃至E4が設けられ、パイポーラパ ルス電源E1乃至E4からの出力ライン24a、24bが� �一対のターゲット41a、41b(41c及び41d、41e及び4 1f、41g及び41h)に接続されている。これにより 、パイポーラパルス電源E1乃至E4によって、� �一対のターゲット41a乃至41hに対し交互に極� �をバイポーラパルス状の電力供給が可能に� �る。

 本実施の形態では、安定してターゲット4 1a乃至41hの前方にプラズマを生成するために� ��相互に隣接するターゲット41a乃至41hの極性� ��相互に反転するように、各パイポーラパル� ��電源E1乃至E4を同期させて電力供給される(� �5参照)。この同期運転のために、各パイポー ラパルス電源E1乃至E4の第2のCPU回路21に通信� �在に接続されたCPUからなる統括制御手段5が� ��けられている。

 そして、各バイポーラパルス電源E1乃至E4 の出力短絡用のスイッチングトランジスタSW0 の短絡状態で、各バイポーラパルス電源E1乃� ��E4毎に、第1及び第4のスイッチングトランジ スタSW1、SW4と、第2及び第3のスイッチングト� ��ンジスタSW2、SW3とのオン、オフのタイミン� ��が反転すると共に、相互に隣合うターゲッ� ��41a乃至41hへの極性が反転するように各スイ� ��チングトランジスタSW1乃至SW4を作動させた� ��、統括制御手段5からの出力でスイッチング トランジスタSW0の短絡が解除され、一対のタ ーゲットのうち各一方のもの41a、41c、41e、41g に出力する。

 次いで、統括制御手段5からの出力で各バ イポーラパルス電源E1乃至E4の出力短絡用の� �イッチングトランジスタSW0を短絡し、各ス� �ッチングトランジスタSW1乃至SW4を切換えた� �に、統括制御手段からの出力でスイッチン� �トランジスタSW0の短絡が解除し、他方の各� �ーゲット41b、41d、41f、41hに出力する。そし� �、上記制御を繰り返すことで、各ターゲッ� �41a乃至41hに所定の周波数でバイポーラパル� �状に電力供給されて同期運転される。

 この同期運転の際、統括制御手段5によっ て各バイポーラパルス電源E1乃至E4の出力短� �用のスイッチング素子SW0のオン、オフの切� �えのタイミングのみを同期させれば良いた� �、各バイポーラパルス電源E1乃至E4のスイッ� ��ング素子SW1乃至SW4を十分な余裕を持って作� ��させることができ、各バイポーラパルス電� ��のスイッチング素子や制御回路に個体差が� ��っても、その同期運転は容易である。

 また、各バイポーラパルス電源E1乃至E4は 、スパッタリング中に、いずれか1個のバイ� �ーラパルス電源において検出回路25で検出し た出力電流Iaが、定常出力電流値Icを超えた� �き、そのバイポーラパルス電源のアーク検� �制御回路23による出力短絡用のスイッチング トランジスタSW0の切換えで上述したマイクロ アーク処理を行うように構成されている。

 いずれか1個のバイポーラパルス電源でマ イクロアーク処理を行う際、このバイポーラ パルス電源からの出力ケーブル24a、24bが接続 された一対のターゲットと、この一対のター ゲットに隣合う他のバイポーラパルス電源か らの出力ケーブル24a、24bが接続された他のタ ーゲットとの電位が相互に一致していると、 アーク放電を消弧し易くできる。

 本実施の形態では、いずれか1個のバイポ ーラパルス電源E1乃至E4においてマイクロア� �ク処理を開始したとき、それが統括制御手� �5を介して、隣合うターゲットに出力してい� ��バイポーラパルス電源の第2のCPU回路21にそ� ��が出力される。この場合、その第2のCPU回路 21を介して、出力発振用のドライバー回路23� �よって出力短絡用のスイッチングトランジ� �タSW0が一旦短絡され、各スイッチングトラ� �ジスタSW1乃至SW4の作動状態に応じて、電位� �相互に一致するように各スイッチングトラ� �ジスタSW1乃至SW4の作動のタイミングが変更� �れ、出力短絡用のスイッチングトランジス� �SW0の短絡が解除され、ターゲットに出力さ� �るようにしている。

 尚、本実施の形態では、各パイポーラパ� ��ス電源E1乃至E4を同期運転するため統括制御 手段を設けたものについて説明したが、いず れか1個の第2のCPU回路21を統括制御手段とし� �構成し(マスター電源)、この統括制御手段の 出力によって、他のパイポーラパルス電源E2� ��至E4(スレーブ電源)の作動が制御されるよう にしてもよい。