GEHÄUSTES ELEKTRISCHES BAUELEMENT

Die Erfindung betrifft ein gehäustes Bauelement, bei dem eine thermomechanische Stressbelastung auf einen Chip im Inneren des Gehäuses reduziert ist. Die Erfindung betrifft desweite ^¬ ren ein Verfahren zur stressreduzierten Häusung von Chips.

Ein gehäustes Bauelement weist im Inneren einen Chip auf, der eine integrierte Schaltung enthalten kann oder auf dem beispielsweise metallische Strukturen zur Erzeugung einer akus ^¬ tischen Welle angeordnet sind. Der Chip ist im Allgemeinen auf einem Trägersubstrat angeordnet und von einem Gehäuse um ^¬ geben. In den meisten Fällen unterscheidet sich der thermische Ausdehnungskoeffizient des Chips von dem thermischen Ausdehnungskoeffizienten des Materials des Trägersubstrats beziehungsweise des Gehäuses. Dadurch treten bei Temperatur ^¬ wechseln mechanische Belastungen der internen elektrischen Verbindungen zwischen Chip und Trägersubstrat auf, die je nach Stärke der Belastung zu Ausfällen des Bauelements führen können. Desweiteren kann der temperaturbedingte Stress oder auch von außen, zum Beispiel über eine Leiterplatte, einge ^¬ leitete mechanische Verspannungen die elektrischen Kenngrößen sensibler Chips, beispielsweise von MEMS (Microelectromecha- nical Systems ) -Sensoren, Oberflächenwellen ( SAW) -/Volumenwellen (BAW) -Filter oder Quarz-/Silizium-Resonatoren, unzulässig beeinflussen.

Hochempfindliche Chips der genannten Art werden überwiegend in Hohlraumgehäuse eingebaut, die aus einer Keramik oder ei ^¬ nem Polymermaterial ausgebildet sind. Das Bauelement kann an ^¬ schließend mit einem Metalldeckel durch Kleben, Löten oder Schweißen verschlossen werden. Eine derartige Bauform eines gehäusten Bauelements setzt der erzielbaren Miniaturisierung Grenzen . Weniger stressempfindliche Komponenten werden daher häufig an ein Trägerelement, beispielsweise eine Rahmenstruktur

(Leadframe) beziehungsweise ein Panel, geklebt, mit dem Trä ^¬ gerelement elektrisch kontaktiert und mit einer duroplasti ^¬ schen Pressmasse direkt umhüllt. Bei dieser Bauform erfolgt jedoch eine ungehinderte Stressübertragung durch intern ther- momechanisch fehlangepasste Materialien oder auch eine

Stressübertragung von außen auf den sensiblen Chip, wodurch die Genauigkeit und Reproduzierbarkeit der elektrischen Para ^¬ meter des Bauelements verschlechtert werden. Insbesondere er- geben sich Zuverlässigkeitsprobleme in Bezug auf die Funkti ^¬ onstauglichkeit des Chips bei Temperaturzyklen.

Es ist wünschenswert, ein gehäustes elektrisches Bauelement anzugeben, bei dem ein auf einen Chip des Bauelements in Fol- ge thermomechanischer Belastung ausgeübter Stress reduziert ist. Desweiteren soll ein Verfahren zur Herstellung eines gehäusten elektrischen Bauelements angegeben werden, bei dem der in Folge einer thermomechanischen Belastung ausgeübte Stress auf einen Chip im Inneren des Gehäuses reduziert ist.

Ein gehäustes elektrisches Bauelement umfasst ein Trägersub ^¬ strat, ein Federeinrichtung, die auf dem Trägersubstrat ange ^¬ ordnet ist, einen Chip, der an einer ersten Seite des Chips an die Federeinrichtung gekoppelt ist, und ein Abdeckelement, das auf dem Trägersubstrat angeordnet ist. Das Abdeckelement ist derart über dem Chip angeordnet, dass das Abdeckelement den Chip mindestens an einer zweiten von der ersten Seite verschiedenen Seite des Chips berührt. Das Bauelement weist einen geringen Platzbedarf und eine hohe Dichtigkeit gegenüber Einflüssen aus der Umgebung auf. Bei Verwendung eines Trägersubstrats aus einer Keramik und eines Abdeckelements, das eine Schicht aus Metall aufweist, kann umlaufend um den Chip eine durchgehende Metall- beziehungs ^¬ weise Keramikumhüllung ohne Stossstellen realisiert werden. Wesentlich dabei ist insbesondere die feste und dichte Ver ^¬ bindung am Übergang zwischen Keramik und Metall, welche beispielsweise mittels eines Sputterprozesses realisiert werden kann .

Ein Verfahren zur Herstellung eines gehäusten elektrischen Bauelements umfasst das Bereitstellen eines Trägersubstrats. Auf dem Trägersubstrat wird eine Federeinrichtung angeordnet. Auf der Federeinrichtung wird ein Chip derart angeordnet, dass eine erste Seite des Chips an die Federeinrichtung ge ^¬ koppelt ist. Über dem Chip wird ein Abdeckelement derart an ^¬ geordnet, dass das Abdeckelement den Chip mindestens an einer zweiten von der ersten Seite verschiedenen Seite des Chips berührt .

Weitere Aus führungs formen des gehäusten elektrischen Bauelements und des Verfahrens zur Herstellung des gehäusten elekt ^¬ rischen Bauelements sind den Unteransprüchen zu entnehmen.

Die Erfindung wird im Folgenden anhand von Figuren, die Ausführungsbeispiele der vorliegenden Erfindung zeigen, näher erläutert . Es zeigen:

Figur 1 eine erste A sführungsform eines gehäusten elektri- sehen Bauelements mi Reduzierung des au einen Chip in Folge thermomechanischer B lastung ausgeübten tresses ,

Figur 2 eine Federeinrichtung als Kontaktelement zur Kontak- tierung des Chips in einer vergrößerten Darstellung,

Figur 3 eine weitere Aus führungs form eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge thermomechanischen Belastung ausgeübten Stresses,

Figur 4 eine weitere Aus führungs form eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge einer thermomechanischen Belastung ausgeübten Stresses,

Figur 5 eine weitere Aus führungs form eines gehäusten elektrischen Bauelements mit Reduzierung des auf einen Chip in Folge einer thermomechanischen Belastung ausgeübten Stresses.

Figur 1 zeigt eine Aus führungs form 1000 eines gehäusten e- lektrischen Bauelements mit einem Trägersubstrat 10, auf dem ein Chip 30 angeordnet ist. Der Chip kann beispielsweise ein Substrat umfassen, in oder auf dem eine integrierte Schaltung enthalten ist. Im Falle eines Oberflächen- oder Volumenwellen-Bauelements kann der Chip 30 beispielsweise ein Träger ^¬ substrat, auf dem metallische Strukturen zur Anregung einer akustischen Oberflächenwelle oder einer Volumenwelle angeord ^¬ net sind, aufweisen. Der Chip 30 ist auf einer Federeinrichtung 20 angeordnet. Der Chip kann beispielsweise in Flip- Chip-Montage auf die Federeinrichtung aufgesetzt werden. Die Federeinrichtung ist als ein federndes, leitfähiges Kontakt ^¬ element ausgebildet, durch die die Kontaktflächen des Chips mit äußeren Kontaktanschlüssen 110 des Bauelements zum Anlegen beziehungsweise Abgreifen eines Signals verbunden sind. Das Trägersubstrat kann als ein Mehrschicht-Träger ausgebil ^¬ det sein, der an seiner Unterseite die Kontaktanschlüsse 110 zur äußeren Kontaktierung des Chips 30 aufweist. Im Ausführungsbeispiel der Figur 1 enthält das Trägersubstrat 10 Boh ^¬ rungen 80, so genannten Vias, die mit einem leitfähigen Mate- rial, beispielsweise einem Metall, ausgekleidet oder aufge ^¬ füllt sind. Die Bohrungen 80 sind versetzt zueinander ange ^¬ ordnet. Zur Verbindung der Vias 80 sind Leiterbahnzüge 90 in ^¬ nerhalb des Trägersubstrats angeordnet. Auf der Oberseite des Trägersubstrats, die dem Inneren des Bauelements zugewandt ist, sind die Federeinrichtungen 20, die neben ihrer Funktion als federnde Halterungen für den Chip die Funktion eines federnden Kontaktelements haben, angeordnet. Jede der beiden Federeinrichtungen weist eine

Schicht 21 auf, die über einem der Vias 80 angeordnet ist. Eine weitere jeweilige Schicht 22 der Federeinrichtungen 20 ist an ihrem Ende E22a mit der Schicht 21 verbunden. Ein wei ^¬ teres Ende E22b der Schicht 22 ist frei beweglich über dem Trägersubstrat angeordnet. Die Schicht 22 bildet somit einen Federarm der Federeinrichtung 20, die an ihrem Ende E22a auf der Schicht 21, die als ein Haltearm für den Federarm dient, angeordnet ist.

Die Kontaktflächen des Chips 30 sind jeweils über ein Verbin- dungselement 60 mit der jeweiligen Federeinrichtung 20, insbesondere mit dem Federarm 22 der Federeinrichtung, verbunden. Im Falle einer Flip-Chip-Montage des Chips 30 auf den federnden Kontaktelementen 20 können die Verbindungselemente 60 beispielsweise als Lotbumps, gelötete Metallpfosten (Pil ^¬ lars), Goldstudbumps oder Leitkleberbumps ausgebildet sein.

Bei der in Figur 1 gezeigten Aus führungs form 1000 eines ge- hausten elektrischen Bauelements ist auf dem Trägersubstrat 10 ein Auflageelement 70 angeordnet. Das Auflageelement 70 kann als ein Rahmen des gehäusten Bauelements ausgeführt sein, auf dem der Chip randseitig aufliegt. Der Rahmen kann ein Teil des Trägers sein. In einer bevorzugten Ausführungs- form weist das Auflageelement ein Material aus einem Metall auf und kann in einem additiven Prozess auf dem Trägersub ^¬ strat aufgebaut werden.

Über dem Chip 30 ist ein Abdeckelement 100 derart angeordnet, dass das Abdeckelement den Chip 30 mindestens an einer Seite 32 des Chips berührt. Bei der in Figur 1 gezeigten Ausführungsform des gehäusten elektrischen Bauelements berührt das Abdeckelement den Chip an insgesamt fünf Hauptoberflächen, insbesondere an der Oberfläche der Oberseite 32 und an den Seitenflächen 33. Das Abdeckelement 100 kann eine Schicht 40 aufweisen, die als eine Laminatschicht ausgebildet sein kann. Das Laminat kann eine durch einen Tiefziehprozess an die 0- berflächen des Chips angeschmiegte und anschließend ausgehär ^¬ tete Polymerfolie, insbesondere ein "B-Stage"-Material , sein.

Die Schicht 40 ist derart ausgebildet, dass ein Abschnitt 41 der Schicht 40 die Oberflächen der Oberseite 32 und der Sei ^¬ tenflächen 33 des Chips 30 berührt. Der Abschnitt 41 der Schicht 40 kann unmittelbar an die Oberflächen der Oberseite und der Seitenflächen des Chips angeschmiegt sein. In einer bevorzugten Aus führungs form berührt die Schicht 40 des Abdeckelements die gesamte Oberfläche der Oberseite 32 und der Seitenflächen 33 des Chips. Ein weiterer Abschnitt 42 der Schicht 40 ist auf dem Trägersubstrat angeordnet. Zwischen dem Abschnitt 41 und dem Abschnitt 42 weist die Schicht 40 einen Abschnitt 43 auf, der das Auflageelement 70 berührt. Die Schicht 40 schmiegt sich somit im Bereich des Abschnitts 42 an das Trägersubstrat und im Bereich des Abschnitts 43 an das Auflageelement 70 an.

Die Abdeckung 100 weist eine weitere Schicht 50 auf, die über der Schicht 40 angeordnet ist. Die Schicht 50 kann beispiels- weise als eine Schichtenfolge aus einer dünnen, zum Beispiel gesputterten, Unterschicht (Seed Layer) und einer auf der Unterschicht galvanisch abgeschiedenen Verstärkungsschicht aus ^¬ gebildet sein. Der Seed Layer kann beispielsweise eine Dicke zwischen 0,1 μπι und 2 μπι aufweisen. Er kann ein Material aus Titan, Wolfram, Chrom und/oder Kupfer enthalten. Die Verstärkungsschicht kann eine Schichtdicke zwischen 10 μπι und 100 μπι aufweisen und beispielsweise Kupfer und/oder Nickel enthal ^¬ ten . Die Schicht 50 weist einen Abschnitt 51 auf, der die Schicht 40 berührt. Bei der in Figur 1 gezeigten Aus führungs form des gehäusten elektrischen Bauelements schmiegt sich der Abschnitt 51 der Schicht 50 dicht und ohne Zwischenspalt an die Schicht 40 an. Die Schicht 40 weist im Bereich des Abschnitts 43 eine Aussparung 44 auf, in die sich das Material der

Schicht 50 erstreckt. Dadurch wird eine Verbindung zwischen der Schicht 50 und dem Auflageelement 70 gebildet. Wenn die Schicht 50 aus einem metallischen Material ausgebildet ist und durch die Ausnehmung 44 in der Laminatschicht 40 mit dem ebenfalls vorzugsweise metallischen Rahmen 70 verbunden ist, ermöglicht diese punktuelle Anbindung einen elektrischen Kontakt. Wenn das Trägersubstrat 10, auf dem das Auflageelement 70 angeordnet ist, an ein geeignetes (Masse- ) Potenzial ange- schlössen ist, wird durch das Abdeckelement 100, insbesondere durch den elektrisch leitfähigen Teil 50 der Abdeckung 100, in Bezug auf den Chip eine gute elektromagnetische Schirmwir ^¬ kung erzielt. Eine umlaufende linienhafte Anbindung der

Schicht 50 an das Auflageelement 70 ermöglicht darüber hinaus einen hermetisch, diffusionsdichten Abschluss.

Das Trägersubstrat 10 ist vorzugsweise eine Anordnung aus ei ^¬ ner HTCC (High Temperature Cofired Ceramics ) -Keramik oder eine LTCC(Low Temperature Cofired Ceramics ) -Keramik, bei der alle Funktionselemente, insbesondere die Bodenfläche, die Vias, die internen Leiterzüge, die beispielsweise in SMT (Surface Mounted Technologie) ausgebildeten Lötpads und Kontaktan ^¬ schlüsse, in Mehrlagentechnik aufgebaut und gemeinsam gesin- tert werden. Es sind jedoch weitere Gestaltungsmöglichkeiten denkbar. Beispielsweise kann für das Trägersubstrat ein orga ^¬ nischer Träger in Form einer Leiterplatte verwendet werden.

Gemäß einem möglichen Verfahren zum Aufbringen der Strukturen der Federeinrichtungen 20 und des Auflageelements 70 auf dem Trägersubstrat 10 kann das Auflageelement 70 auf dem Träger ^¬ substrat 10 angeordnet werden, indem zunächst eine Unter ^¬ schicht (Seed Layer) ganzflächig auf das Trägersubstrat 10 gesputtert wird. Anschließend erfolgt eine Maskierung der Un- terschicht und eine galvanische Schichtabscheidung, zum Bei ^¬ spiel von Kupfer und/oder Nickel, in den Maskenöffnungen. Anschließend wird die Maske entfernt und die Unterschicht weg ^¬ geätzt. Um eine möglichst plane, ebene Auflage für den Chip zu erzielen, kann das Auflageelement 70 auf seiner Oberseite, beispielsweise durch Fräsen oder Schleifen, mechanisch nachgearbeitet werden. Dadurch werden bereits ein gewisses Maß an Dichtheit und eine sehr hohe Druckbelastbarkeit in gegebenen ^¬ falls später folgenden Prozessen, insbesondere bei einer Spritzgussumhüllung auf Baugruppenebene, erzielt. Das Aufla- geelement kann rahmenförmig ausgebildet werden.

Die federnden Kontaktelemente 20 können mit einem gleicharti- gen Verfahren wie der Rahmen 70 hergestellt werden und vorzugsweise unmittelbar im selben Schritt. Es ist in diesem Fall möglich, den Rahmen 70 in einer zweiten Schichtabschei- dung weiter aufzudicken, um eine Höhe zu erzielen, die deutlich über jener der Federeinrichtung 20 liegt. Geeignete Ma- terialien für die federnden Kontaktelemente 20 sind bei ^¬ spielsweise Kupfer und Nickel mit einer Gesamtdicke im Be ^¬ reich zwischen 10 μπι bis 100 μπι. Je nach Kontaktierungsver- fahren zum Chip können weitere Schichten, beispielsweise Silber, Palladium, Gold, Zinn oder Lötstopp-Filme, ergänzt wer- den.

Figur 2 zeigt die Herstellung der Federeinrichtung 20 auf dem Trägersubstrat 10. Dargestellt ist ein Abschnitt des Träger ^¬ substrats 10, auf dem die Federeinrichtungen 20 angeordnet wird. Zunächst wird eine Opferschicht 220 auf dem Trägersub ^¬ strat 10 aufgebracht und derart strukturiert, dass die Opfer ^¬ schicht nur auf einem Teil des Trägersubstrats angeordnet ist. Über das freie Trägersubstrat 10 und die Opferschicht 220 wird anschließend eine Unterschicht (Seed Layer) 210 auf- gebracht. Das Aufbringen der Unterschicht 210 kann durch Sputtern erfolgen. Nachfolgend wird eine Plating Resist- Schicht 200 aufgebracht und in der in Figur 2 gezeigten Weise strukturiert, so dass ein Bereich zwischen den beiden Abschnitten der Plating-Resist-Schicht 200 frei bleibt. In die- sem Bereich erfolgt das galvanische Abscheiden des Federele ^¬ ments 20. Anschließend wird die Plating-Resist-Schicht 200 entfernt. Danach wird der freiliegende Seed Layer 210 ent ^¬ fernt. Die Fotoresistschicht 220 kann eine Dicke zwischen ty- pischerweise 1 μπι bis 50 μπι aufweisen. Die Opferschicht 220 kann zur Erzielung der Federwirkung des Federarms 22 in einem späteren Schritt entfernt werden. Die Opferschicht 220 kann auch derart weich ausgebildet sein, dass sie unter der Kon- taktstelle 22 der Federeinrichtung verbleiben kann.

Neben dem Versatz des Trägerarms 21 und des Federarms 22 in der Queransicht des Bauelements können der Trägerarm und der Federarm auch in der Draufsicht auf das Bauelement seitlich zueinander versetzt angeordnet sein. In der Draufsicht sind der Trägerarm 21 und der Federarm 22 vorzugsweise nicht genau geradlinig angeordnet, wodurch Zug- und Druckspannungen durch die Federeinrichtung in Längsrichtung besser abgemildert werden können.

In einer bevorzugten Aus führungs form entspricht die Höhe des Auflageelements 70 ungefähr der Summe aus der Opferschichtdi ^¬ cke, der Dicke des Federarms und der Dicke des Verbindungs ^¬ elements zwischen Chip und Federeinrichtung im verbundenen Zustand. Das Verbindungselement kann beispielsweise ein komp ^¬ rimierter Goldstudbump oder eine kollabierte Lotkugel sein. Als besonders günstig hat sich erwiesen, wenn der Höhenschwund des Verbindungselements 60 beim Herstellen der Ver ^¬ bindung mindestens der Dicke der Opferschicht 220 entspricht. In diesem Fall wird die Federeinrichtung 20 beim Aufsetzen des Chips 30 elastisch bis auf Anschlag, das heißt auf die Trägersubstratoberfläche, heruntergedrückt, was je nach Ver ^¬ bindungsverfahren nützlich oder zwingend erforderlich ist. Figur 3 zeigt eine Aus führungs form 2000 des gehäusten elektrischen Bauelements. Gleiche Komponenten wie bei der Ausführungsform der Figur 1 sind in Figur 3 mit gleichen Bezugszeichen bezeichnet. Bei der in Figur 3 gezeigten Aus führungs form - Il ^¬ des gehäusten Bauelements weist das Auflageelement 70 eine geringere Höhe im Vergleich zu der in Figur 1 gezeigten Ausführungsform auf. Ein Auflageelement mit einer geringeren Höhe als die Federeinrichtung 20 wird vorzugsweise dann verwen- det, wenn das Auflageelement 70 bereits auf dem Trägersub ^¬ strat 10 vorgefertigt wird oder das verwendete Verfahren eine Limitierung bezüglich der Dicke des Auflageelements 70 auf ^¬ weist. Wird das Auflageelement 70 dagegen durch galvanische Abscheidung aufgebaut, so ist es im Allgemeinen kostengünsti- ger, das Auflageelement ausschließlich aus der Materiallage zu formen, aus der auch die Federn aufgebaut sind. Dadurch weist das Auflageelement im Allgemeinen auch in etwa die Di ^¬ cke der Federeinrichtung auf. Bei der in Figur 3 dargestellten Aus führungs form des gehäusten Bauelements wird der Chip 30 lediglich durch die Federeinrichtung 20 gehalten. Da der Chip nicht auf dem Auflageelement 70 aufliegt, kann das Ein ^¬ ebnen der Oberfläche des Auflageelements entfallen.

Figur 4 zeigt eine Aus führungs form 3000 eines gehäusten e- lektrischen Bauelements ohne Auflageelement 70. Ansonsten sind gleiche Komponente mit gleichen Bezugszeichen wie in den Figuren 1 und 3 bezeichnet. Bei der in Figur 4 gezeigten Ausführungsform des Bauelements ist ein hermetischer Abschluss realisierbar, indem die Schicht 40, beispielsweise eine Lami- natschicht, im Außenbereich das Trägersubstrat 10, beispiels ^¬ weise eine Keramik, nicht überdeckt und die Schicht 50, bei ^¬ spielsweise eine metallische Deckschicht (Plating) , sich an die Laminatschicht 40 anschließt und auf dem Außenbereich des Trägersubstrats angeordnet ist. Die Schicht 50 weist daher einen Abschnitt 51 auf, der die gesamte Oberfläche der Lami ^¬ natschicht 40 berührt. Desweiteren weist die Deckschicht 50 einen sich an den Abschnitt 51 anschließenden Abschnitt 52 auf, der unmittelbar auf dem Trägersubstrat 10 aufliegt und das Trägersubstrat berührt. Durch das Sputtern und die galva ^¬ nische Abscheidung der metallischen Deckschicht 50 auf dem Trägersubstrat 10, ist ein hermetischer Abschluss realisierbar .

Figur 5 zeigt eine Aus führungs form 4000 des gehäusten elektrischen Bauelements, bei der auf eine hermetisch, diffusions ^¬ dichte Verkapselung des Chips verzichtet wird. Anstelle des Vorsehens eines Abdeckelements aus einer Laminatschicht und einer metallischen darüber angeordneten Deckschicht sind die Oberflächen der Oberseite 32 und die Oberflächen der Seitenflächen 33 des Chips in eine dicke Polymerschicht 120, bei ^¬ spielsweise eine Globtop-Schicht, eingebettet. Die Polymer ^¬ schicht 120 kann beispielsweise durch Laminierung, Sprühen, Tauchen oder Vergießen aufgebracht werden, wobei das Polymermaterial durch geeignete Prozessführung nur wenig in den Hohlraum zwischen dem Chip 30 und dem Trägersubstrat 10 eindringt. Auch mehrschichtige Anordnungen können verwendet wer ^¬ den. Beispielsweise kann ein Laminat mit einer unteren

Schicht, die den Hohlraum entsprechend schützt, und einer o- beren Auffüllschicht vorgesehen sein.

Derartige Polymerbeschichtungen können auch in Verbindung mit dem Abdeckelement 100 aus der Laminatschicht 40 und der me ^¬ tallischen Deckschicht 50 verwendet werden, um beispielsweise eine quaderförmige Bauteilkontur zu erzielen. Weitere Funkti ^¬ onsschichten können beispielsweise zwecks kontrastreicher Be- schriftbarkeit ergänzt werden.

Um die Fertigungskosten niedrig zu halten, werden vorzugsweise fläche Arrays aus einer Vielzahl von gehäusten Bauelementen nach einer der in den Figuren 1, 3, 4 und 5 gezeigten Aus führungs form gemeinsam prozessiert und erst in einem fort- geschrittenem oder in einem vollständig fertiggestellten Zu ^¬ stand vereinzelt. Gehäuste Bauelemente mit dem in den Figuren 1 und 3 bis 4 gezeigten Aufbau der Abdeckung ermöglichen somit eine sehr effiziente Nutzenfertigung mit hohem Miniaturi- sierungsgrad .

Bezugs zeichenliste

10 Trägersubstrat

20 Federeinrichtung

21 Haltearm

22 Federarm

30 Chip

40 Schicht des Abdeckelements

50 Deckschicht des Abdeckelements

60 Verbindungselernent

70 Auflägeelernent/Rahmen

80 metallische Bohrung/Via

90 Leiterbahnzug

100 Abdeckelement

110 äußerer Kontaktanschluss

120 Polymerschicht/Globtop-Schicht

200 Plating-Resist-Schicht

210 Unterschicht/Seed Layer

220 Fotolack/ Fotoresist-Schicht