( CPU )对于一些数据 处理 ，例如图片 数据处 理 ，数据处理效 率较低 。 发 明内容 提 供该公 开内容 部分以 便以 简要的 形式介 绍构思 ，这些构思 将在 后 面的具 体实施 方式部 分被详 细描述 。 该公开内 容部分 并不 旨在标 识 要 求保护 的技术 方案的 关键特 征或必 要特 征 ， 也不旨在用于 限制所 要 求 的保护 的技术 方案的 范围。 本 公开实 施例提 供了 一种片上 集成 电路、 数据处 理装置 和方法 。 第 一方面 ，本公 开实施 例提 供了一 种片上 集成 电路 ，包括 ：处理 器 电路和 加速器 电路 ；所述处 理器 电路包 括处理 器与数 据存储 区域 ， 所述 处理 器通过 设置在 处理器 电路 内的第 一总线 与数据 存储区 域连接 ； 所述 加速 器电路 包括加 速器和 第二 总线 ，其中 ，所述加速器 与所述 第 二 总线连接 ，所述第二 总线与 所述数 据存 储区域 对应的 第一总 线桥接 以使 加速 器与所 述数据 存储 区域进行 数据 交互。 第 二方面 ，本公 开实施 例提 供了一 种数据 处理装 置 ，包括如 第一 方 面所述 的片上 集成 电路 ，片上集 成电路 包括处 理器 电路和 加速器 电 路 ；所述 处理器 电路包 括处理 器与数 据存 储区域 ，所述 处理 器通过 设 置在 处理 器电路 内的第 一总线 与数据 存储 区域连 接 ；所述加速 器电路 包括 加速 器和第 二总线 ，其 中 ，所述加速器与所 述第 二总线 连接 ，所 述 第二总线 与所 述数据 存储 区域对应 的第 一总线 桥接以 使加速 器与所 述数 据存 储区域 进行数 据交互 。 第 三方面 ，本公 开实施 例提 供了一 种数据 处理方 法 ，应用于 第一 方 面所述 的片上 集成 电路 ，该方法包括 ：响应于接收 到数据处 理请 求 ， 确定 数据 处理请 求所对 应待处 理数据 的地 址 ；将所述地 址发送 给加速 器 电路 ；加速器利用所 述加 速器 电路中的 第二总 线访问 数据存 储区域 ， 以从 数据 存储区 域中获 取待处 理数据 ，所述第二 总线与 所述数 据存 储 区域 桥接 ；所述 加速器 电路利 用所 述加速 器电路 中的 第二总 线将所 述 加速 器计算 的结 果传输 到所述 数据存 储区域 。 附 图说明 结合 附图 并参考 以下具 体实施 方式 ，本公 开各实 施例 的上述 和其 他特 征、 优点及方面将 变得更 加明 显。 贯穿附图 中 ，相同或相似的 附 图标 记表示 相同 或相似 的元素 。 应当理解 附图是 示意性 的 ，原件和元 素 不一定 按照比 例绘制 。 图 1是根据 本公 开提供 的片上 集成 电路的 一些实施 例的 结构示 意 图 ； 图 2是根据 本公 开提供 的片上 集成 电路的 另一些 实施例 的结构 示 意 图 ； 图 3是根据 本公 开提供 的数据 处理装 置的 一些实施 例的 结构示 意 图 ； 图 4是根据 本公开 提供 的数据处 理方 法的流 程示意 图。 具体 实施方 式 下 面将参 照附 图更详细 地描述 本公 开的实 施例。 虽然附图中 显示 了本 公开 的某些 实施例 ，然而应当理 解的 是 ，本公开 可以通 过各种 形 式来 实现 ， 而且不应该被解释 为限于 这里 阐述的 实施例 ，相反提供这 些 实施例 是为了 更加透 彻和完 整地理 解本 公开。 应当理解的 是 ，本公 开 的附图及 实施例 仅用 于示例 性作用 ， 并非用于限制本 公开 的保护 范 围。 应 当理解 ，本公 开的方 法实施 方式 中记载 的各个 步骤 可以按 照不 同 的顺序执 行 ，和 /或并行执行。 此外 ，方法实施 方式 可以包 括附加 的 步骤 和 /或省略执行 示出的 步骤。 本公开的范围 在此方 面不 受限制 。 本 文使用 的术 语 “包括 ”及其变形是 开放 性包括 ， 即 “包括但不限 于”。术 语 “基于 ”是“至少部分地 基于”。术语“ _个实施 例”表示“ 至少_ 个 实施例” ：术语“另 _实施 例 ’’表示 “至少 _个另外的实施 例” ：术语 些 实施例”表 示“至少 一些 实施例” 。其他术语 的相关 定义将 在下 文描述 中给 出。 需 要注意 ，本公开中 提及的“ 第 “第 二 ’’等概念仅用于对不 同 的装 置、 模块或单元进 行区分 ，并非用于 限定这 些装 置、 模块或单 元 所执 行的 功能的 顺序或 者相互 依存关 系。 需 要注意 ，本公开 中提及 的“ _个”、 “多个”的修饰是 示意性 而非 限 制性 的 ，本领域技术人 员应当 理解 ， 除非在上下 文另有 明确 指出 ，否 则应 该理解 为“一个 或多个”。 本 公开实 施方式 中的 多个装 置之间 所交互 的消息 或者 信息的 名称 仅用 于说 明性的 目的 ， 而并不是用于对这 些消息 或信息 的范 围进行 限 制 。 请参 考图 1 ,其示 出了本 公开提 供的片 上集成 电路 的一个 示意性 结构 图。 如图 1所示 ，该片上集 成电路 包括 ： 位 于同一 片内的 处理器 电路 11和加速 器电路 12。 处理器电路 11 包括 处理器 111 与数据存 储区域 112 ,所述处 理器 111通过设 置在处 理器 电路 11内的第 _总线与 数据存 储区域 112连接 ； 所 述加速 器电路 12包括加 速器 121和第 二总线 122 ,其中 ，所述 加速 器与 所述第 二总线 连接 ，所述 第二总 线与所 述数据 存储 区域对 应 的 第一总线 桥接 以使加 速器与 所述数 据存储 区域进 行数 据交互 。 上述桥 接是指 ，在数据存 储区域 对应 的第 一总线处 设置 桥接点 。 第 二总线 与该桥接 点连接 ，以实现加 速器向 数据存 储区域 112的数 据 存取 。 上述第 二总线 的拓扑 结构可 以包括 以下之 一 ：环状拓扑结构 、 网 状 拓扑结 构、 星型拓扑 结构。 第 二总线 可包括 缓存 一致性 总线 ，或非缓 存一致 性总线 。 这 里的处 理器 可以是 通用处 理器 (也即中央处 理器 ，CPU )、 图形 处理 器等 。 上述通用处 理器可 以通过 第一 总线访 问数据存 储区域 。 数 据 存储 区 域可 以 包括 缓存 (cache)、 动态随机 存取 存储 器 ( Dynamic Random Access Memory , DRAM )、 静态随机存取存储器 ( Static Random-Access Memory , SRAM )o 上述数据 存储 区域可 以对应 相应的 存储 区域标识 ，处理 器以及 加 速器 根据 上述存 储区域 标识 向数据存 储区 域中存 储数据 ，或者从上 述 数据 存储 区域读 取数据 。 数 据存 储区 域中 可以存 储加 速器 生成的 对数 据进行 处理 得到 的 数据 处理 结果 ，或者缓 存待处 理数据 。 加 速器 由于用 来做 专用数 据处理 的 ，例如对图像 数据进 行处 理 ， 或 者对人 工智能 的中间 数据进 处理 。 因此 ，加速器计算 所需 的数据 量 比 较大 ，此外加 速器计 算结果 的数据 量也比 较大 。 为了提 高集成 电路的 数据处 理能力 ，在处理器所 在的 片中添 加专 用 于数据 处理的 加速器 ，加速器可 以共用 处理器 的第 _总线。 由于加 速器 与处理 器共 用第 一总线 ， 一方面加速 器仍然 受第 一总线 的限制 ， 另 一方面 由于加 速器所 占用 的片内 带宽更 大 ，容易引 起数据 传输的 堵 塞 ，造成 服务质 量问题 。 而在本 实施例 中 ，通过为加速器设 置自 己的总线 ，加速器自 己的 总线 通过桥 接的方 式与 数据存 储区域 进行通 信 ， 一方面加速器 不再 受 处理 器核 内总线 的限制 ， 另一方面，加速 器在访 问处理 器总线 上的资 源 时 ，不会过多地对处 理器造 成影 响 ， 可以起到减少处理器 总线上 的 拥堵 现象 ， 可以改善应 用的服 务质量 (QoS)。 在 本实施 例的 一些可 选的实 现方式 中 ，加速器电路中 可以设 置专 有 数据存 储器 。 专有数据 存储 器例 如可 以包括 静态 随机 存取存 储器 ( Static Random-Access Memory , SRAM ) _o 专有数据存储器 中可以 存 储待 处理数 据以 及中间 处理结 果。 加速器 与专有 数据存 储器之 间的数 据 交互不 会对处 理器 电路的数 据通道 产生 影响。 可以进一步减 少数 据 处理 器总线 上的拥 堵现 象 ， 可以进一步改善 应用的 服务质 量。 请 参考 图 2 ,其示出了本 公开提 供的片 上集 成电路 的另一 些实施 例 的结构 示意图 。 与图 1所示 实施例相 同 ， 图 2所示的片上集成 电路 包括 处理器 电路 21和加速 器电路 22。 处理器电路 21包括处 理器 211 与数 据存 储区域 ，处理器 211通过设置 在处理 器电路 21内的 第一总线 与数 据存 储区域 连接。加速器 电路 22包括加速 器 221和第二总 线 222 _o 第 二总线 222 与所述数据 存储 区域对 应的 第一总 线桥接 以使 加速 器 221 与数据 存储 区域进行 数据 交互。 与 图 1所示实施 例不 同 ， 图 2所示实施例中 ，处理器电路 21包 括 多个数 据存储 区域以 及多个 第一 桥接点 213。 数据存储 区域如 图 2 所 示的数 据存储 区域 0、 ...、 数据存储区域 X、 数据存储区域 Y、 数据 存储 区域 Z。 加速器电路还 包括 多个第 二桥接 点 223。 一 个所述 数据存 储区域 对应 一个第 一桥接 点 213。 一个第一桥接 点 213与一个 第二桥 接点 223 _ _对应。 一 个第二 桥接点 223与其 对应的 第一桥 节点 213之间通 过第二 总 线 222连接。 一 个数据 存储 区域可 以对应 一个存 储区域 标识。 存储区域标识 可 以包 括数 字、 字符。 可选地 ， 上述存储区域标识 可以 为数据 存储区 域 的 由上述 数字、 字符组成的编 号。 处理器 211或者加 速器 221可以通 过数 据存储 区域 对应的 存储区 域标识 对数据 存储区 域进行 访问。 通 过设置 与第一 桥节点 213对 应的第 二桥接 点 223 ,加速器 221 可 以根据 待访问 的数据 存储 区域确定 与之 连接的 第二桥 接点 223。 为 加速 器 221访问不同 数据存 储区域 提供 了方便 。 需 要说明 的是 ，数据 存储区 域可以 包括 缓存 (cache)、 动态随机存 取存 储器 ( Dynamic Random Access Memory , DRAM X 静态随机存取 存储 器 ( Static Random-Access Memory , SRAM )等数据存储单元。 每 一个 数据 存储单 元可以 包括多 个物理 存储 空间。 通 常发送 给处理 器 211 的待处理数据 ， 可以包括对应 的地址 。 处 理器 211可 以根据 待处理 数据的 地址利 用第 一预设 哈希函 数确定 出目 标存 储区域 标识 。 并根据目标 存储 区域标识 访问上 述目标 存储 区域标 识对 应的 目标数据 存储 区域。 在 本实施 例的一 些可选 的实现 方式 中 ，处理器电路 21中可以包 括 多个 处理 器 211。 每一个数据存储 区域可 以被至 少一个 处理器 211 访 问。 在 这些可 选的实 现方式 中 ，多个处理器 211 可以通过第 _总线 实 现协 同工作 。 每一个处 理器可 以将数 据缓存 在数据 存储 区域中 。 在 这些 可选 的实 现方 式 中 ， 第一总线可以 形成 第一 片上 网络 (Network on chip , NoC) ₀ 第一片上网络中可 以包括 多个 数据通 道。 多 个数 据存 储区域 通过第 一片上 网络提 供的数 据通 道连接 。 在_ 些可 选的实 现方式 中 ，第 _桥接点 213对应 第 ^_ 标识 ，第二 桥接 点 223对应第二 标识。 第一桥接点 213对应的 第一标 识和第 二桥 接点 223的对 应的第 二标 识 ， 可以通过预设映 射关系 映射到 与第 一桥 接点 213对应 的数据 存储 区域的 存储区 域标识 。 第一标识包 括数字 、 字符 。 第_ 标识用 于区分 不同 的第一 桥接点 。 第二标识用 于区 别不同 的 第二桥接 点。 在 这些 可选的 实现方 式中 ，加速器电路 22还包括 定位 单元 224。 定位 单元 224用于 根据待 处理数 据的地 址确定 所述 目标存 储区域 标识 ， 并根 据 目标存储 区域标 识确定 出目标 第一桥 节点 213和目标 第二桥 接 点 223。 进一步地 ，加速器 221根据 所述 目标第 二桥节 点、 目标第一 桥接 点以及 二者 之间的 第二 总线 222 ,与所述 目标存储 区域标 识对应 的 目标存储 区域 进行数 据交互 。 在_ 些应 用场景 中 ，上述定位单元 224中可以 设置第 二预设 哈希 函数 。 定位单元 224可以 根据待 处理数 据的地 址使 用第二 预设哈 希函 数来 计算 上述 目标存储 区域标 识。 作 为 _种 可选的 实现方 式中 ，通过目标第 _桥 接点和 目标第 二桥 节点 访问 目标数据 存储 区域的 目标路 径长度 小于 通过其 他第一 桥接点 和 其他第 二桥接 点访问 所述 目标存储 区域 的路径 长度。 上述路 径可以 包括第 一桥接 点 213、第二桥接点 223、处理器电路 内 部的数 据通道 。 作 为示 意性说 明 ，对于目标数据存 储区域 Y ,到达该目标 数据存 储 区域的路 径有 :（ 1）第一桥接点 a-第二桥接点 a’；（ 2）第一桥接点 b-第二 桥接点 b’-处理器电路内 部数据 通道 d。 上述（ 1）的路径要小于 （ 2）的路径。 可以将 上述 （ 1）第一桥接点 a-第二桥接 点 a’的路径作为 目标路 径 。 第一桥接点 a为目标 第一 桥接点 ，第二 桥接点 a’为目标第二桥 接 点 。 在 这些 应用场景 中 ，加速器 221使用长 度最 小的路 径来访 问目标 数据 存储 区域 ，以进行 数据存 取 ， 可以减少数据 传输所 使用 的节点 ， 一 方面可 以提高 加速器 与 目标数据 存储区 域之 间的数据 交互 的速度 ， 另 一方面 也可以 避免 由于使 用处理 器电路 中的数 据通 道引起 的通道 堵 塞 。 在 另外一 些应用 场景 中 ，所述加速器 221通过所述 目标第 一桥接 点 和所述 目标第 二桥接 点访 问所述 目标数 据存储 区域所 用的 时长 ，小 于通 过其 他第一 桥接点 和其他 第二 桥接点 访问所 述目标 数据存 储区 域 的 时长。 在 不发 生数据 拥堵的 情况下 ，通常加速 器 221与 目标数据 存储 区 域 之间的路 径最 短的第 一桥接 点和 第二桥 接点 ，与加速 器访 问目标 数 据 存储区域 所用 时长最 短的第 一桥接 点和 第二桥 接点分 别相同 。 在 这些 应用场景 中 ，用于在加速器 221和目标 数据 存储区 域之间 进行 数据 交互的 原第 一桥接点 和第 二桥接 点之 间的路径 发生 拥堵时 ， 定位 单元 可以重 新确定 目标 第一桥 接点和 目标第 二桥接 点 ，使得 目标 第 一桥接 点和 目标第二 桥接点 之间 的新路 径绕过 数据传 输拥堵 的路径 。 从 而使得 加速器 和目标 数据存 储区域 之间 的数据 交互可 以顺利 进行。 在_ 些可 选的实 现方式 中 ，加速器电路 221 包括第二 片上 网络。 第 二片网 络包括 多个第 二数据 通道 。 每一个第 二桥接 点连接 一数据 通 道 。 在 这些 可选的 实现方 式中 ，在需要与一数 据存储 区域 之间进行 信 息 交互时 ，加速器与用 于访 问数据储 区域 的一第 二桥接 点所对 应的数 据通 道通 过选通 器连接 。 通 过片 上网络 的数据 通道 ，加速器 221可以 方便地 在多个 第二桥 接点 223之 间进行选 择 ，以通过 不同的 第二桥 接点与 不同 的数据 存储 区域 进行数 据交 互。 进_ 步地 ，加速器电路 22中的加速 器 221的数 量包 括多个 。多个 加速 器分 别通过 所述片 上网络 的数据 通道 与各第 二桥接 点连接 。 这 里的 多个加 速器 221可以是 实现同种 数据处 理的 加速器 ，也可 以 是实现不 同种数 据处理 的加 速器。 与 图 1所示实施 例相比 ，本实 施例提 供的 片上集 成电路 ，处理 器 电路 中设 置多个 数据存 储区域 、 多个第一 桥接点 ；加速 器电路 中设 置 多个 第二 桥接点 ，加速 器在 访问一数 存储 区域时 ，确定较优的 传输路 径 ，使用 较优数 据传输 路径与 数据存 储区 域之间 信息交 互 ，该实施例 可 以应用 于多数 据存储 区域和 /或多处理器的场 景。 此外 ，加速器通 过 多个 第一 桥接点 接入处 理器 电路 ， 可以避免通过 一个单 一接 入点接 入 处理 器电路 造成 的通道 拥塞 ，对处理 器电路 资源 占用较 大引起 的服务 质量 问题。 请 继续参 考图 3 ,其示出 了根据 本公开 的数据 处理装 置的 一些实 施例 的结 构示意 图。如图 3所示 ，数据处理 装置 30包括片 上集成 电路 31。 片上集成 电路 31包括 ，包括处理 器电路 和加速 器电路 ；所述处理 器 电路包括 处理 器与数 据存储 区域 ，所述 处理器 通过设 置在处 理器 电 路 内的第 一总线 与数据 存储 区域连接 ；所述加速 器电路 包括 加速器 和 第 二总线 ，其中 ，所述加速器 与所 述第二 总线连 接 ，所述第 二总线 与 所述 数据 存储区 域对应 的第 一总线桥 接以使 加速 器与所 述数据 存储 区 域进 行数据 交互 。 请参 考图 4，其示出了 根据本 公开的 数据处 理方 法的流 程示意 图 ， 应用 于图 1所示的 片上集 成电路 。如图 4所示 ，该数据处理 方法 包括 ： 步 骤 401 , 响应于接收到数 据处理 请求 ，确定数 据处理 请求 所对 应待 处理数 据的 地址 ；将所述 地址发 送给加 速器 电路。 片 上集成 电路包 括处理 器电路 和加 速器 电路 ；所述处理 器电路 包 括处 理器 与数据 存储区 域 ，所述处理 器通 过设置 在处理 器电路 内的 第 一 总线与数 据存 储区域 连接 ：所述加速器 电路包 括加速 器和第 二总线 ， 其 中 ，所述加速器与所 述第 二总线 连接 ，所述第 二总线 与所述 数据 存 储 区域对应 的第 一总线 桥接以 使加速 器与所 述数 据存储 区域进 行数据 交 互。 步 骤 402 ,加速器利 用加速 器电路 中的第 二总线 访问数 据存 储区 域 ，以从 数据存 储区域 中获取 待处理 数据 ，所述 第二 总线与所 述数 据 存储 区域桥 接。 步 骤 403 ,加速器电路 利用 加速器 电路 中的第 二总线 将加速 器计 算 的结果传 输到所 述数 据存储 区域。 在 一些可 选的实 现方式 中 ，处理器电路中 可以包 括多个 数据 存储 区域 。 一个数据 储区域 对应 一个第 一桥接 点 ；加速器 电路还包 括多 个 第 二桥接 点 ， 一个第一桥接点 与一 个第二 桥接点 一一对 应 ； 一个第二 桥接 点与 其对应 的第一 桥节点 之间通 过第二 总线连 接。 一 个数据 存储 区域还可 以被至 少一 个处理 器访问 。

- 个 数据存 储区域 对应 一个存储 区域标 识。 在 这些应 用场景 中 ，第一桥接点对 应第一 标识、 第二桥接点对 应 第 二标识 。 第一桥接点 的第 一标识与 第一 桥接点 连接的 第二桥 接点 的 第 二标识 可以映 射到与 该第 一桥接点 对应 的数据 存储区 域的存 储区别 标识 。 加 速器 电路中可 以包括 定位 单元 ，定位单 元根据 待处 理数据 的地 址确 定待 处理数 据对应 目标存 储区域 标识。 实践中 ，定位单元可以存 储预 设哈希 函数 。 定位单元利 用预设 哈希 函数根 据待处 理数据 的地址 确定 出 目标存储 区域标 识。 然后再根 据 目标存储 区域标 识确定 出目标 第_ 标 识、 目标第二标识 。 从而确定 出目标 数据存 储区域 ， 目标第 _ 桥节 点、 目标第二桥接 点。 加速器 可以利 用目标 第一桥 接点 、 目标第 二桥 接点 、 目标第一桥 接点和 目标第 二桥 接点之 间的第 二总线 与目标 数据 存储 区域之 间进行 数据交 互。 以从 目标数据 存储 区域获取 待处理 数据 ，或者将对 待处理 数据进 行处理 后的 数据处 理结果 发送给 目标数 据存 储区域 进行 存储。 以 上描述 仅为本 公开的 较佳实 施例 以及对 所运用 技术原 理的 说明。 本领 域技术 人员应 当理 解 ，本公开 中所涉及 的公 开范围 ，并不限于 上 述技 术特征 的特 定组合 而成 的技术方 案 ， 同时也应涵盖 在不脱 离上 述 公开 构思 的情况 下 ， 由上述技术特征或其 等同特 征进行 任意 组合而 形 成 的其它 技术方 案。 例如上述 特征 与本公 开中公 开的 （但不 限于 ）具 有类 似功 能的技 术特征 进行互 相替换 而形成 的技术 方案 。 此 外 ，虽然采用 特定次 序描 绘了各 操作 ，但是这 不应 当理解 为要 求这 些操作 以所 示出的 特定次 序或 以顺序 次序执 行来执 行。 在一定环 境 下 ， 多任务和并行处理可能 是有 利的。 同样地 ，虽然在上 面论述 中 包含 了若 干具体 实现细 节 ，但是这些不应 当被解 释为对本 公开 的范围 的 限制。 在单独的实施 例的上 下文 中描述 的某些 特征还 可以 组合地 实 现在 单个实 施例 中。 相反地 ，在单个实施例 的上 下文 中描述 的各种 特 征 也可以 单独地 或以任 何合适 的子组 合的 方式实 现在多 个实施 例中。 尽 管已经 采用 特定 于结构 特征 和 /或方法逻辑 动作 的语言 描述 了 本主 题 ，但是应 当理解 所附权 利要求 书中 所限定 的主题 未必 局限于 上 面描 述的 特定特 征或动 作。 相反 ， 上面所描述 的特定 特征和 动作仅 仅 是实 现权利 要求书 的示例 形式 。