Beispielsweise in Sendern und Empfängern zur drahtlosen Da- tenübertragung sind üblicherweise Frequenzsynthesizer vorge- sehen, um hochfrequente Träger-beziehungsweise Lokaloszilla- torsignale zu erzeugen. Diese Frequenzsynthesizer werden nor- malerweise mittels Phasenregelschleifen implementiert.

Im modernen Mobilfunk wird an derartige Phasenregelschleifen häufig die Anforderung gestellt, daß sie einen großen Fre- quenzbereich abdecken können und zugleich einen geringen Ka- nalabstand von beispielsweise 200 Kilohertz haben.

Zur Kanalvorwahl ist im Rückkopplungspfad einer Phasenregel- schleife normalerweise. ein Frequenzteiler vorgesehen, der die von einem Oszillator bereitgestellte Signalfrequenz in eine geringere Signalfrequenz konvertiert, die mit einer Bezugs- frequenz verglichen wird.

Als Frequenzteiler in PLL-Synthesizern können je nach Anwen- dung ganzzahlige Frequenzteiler zum Einsatz kommen oder auch solche, die im Mittel durch Bruchzahlen teilen.

Bei sogenannten Dual-Mödulus-Frequenzteilern kann zwischen zwei Teilerverhältnissen, von denen eines gegenüber dem ande- ren um die Zahl 1 inkrementiert ist, umgeschaltet werden.

Solche Frequenzteiler werden auch als N/N+1-Teiler bezeich- net. Indem periodisch zwischen beiden Teilerverhältnissen des Frequenzteilers umgeschaltet wird, erhält man im Mittel das gewünschte, nicht ganzzahlige Teilerverhältnis.

Mit derartigen Dual-Modulus-Frequenzteilern können die Vor- teile einer hohen Frequenzauflösung und einer kurzen Ein- schwingzeit miteinander verbunden werden.

Verallgemeinert werden derartige Frequenzteiler auch als Mul- ti-Modulus-Frequenzteiler bezeichnet. Dabei kann eine Viel- zahl von Teilerverhältnissen vorgesehen sein, zwischen denen umgeschaltet werden kann, beispielsweise von 128 bis 255.

Da in Mobilfunkgeräten wie beispielsweise Mobiltelefonen oder anderen drahtlosen Anwendungen die Stromaufnahme bei zuneh- menden Datenübertragungsraten ständig reduziert werden soll, gibt es eine Vielzahl aktueller, unterschiedlicher Ansätze zum Aufbau geeigneter, programmierbarer Frequenzteiler.

In der Druckschrift N. Foroudi at al."CMOS High-Speed Dual- Modulus Frequency Divider for RF Frequency Synthesis", IEEE Journal of Solid-State Circuits, Vol. 30, No. 2, Feb. 1995 ist ein programmierbarer Teiler angegeben, der einen Dual- Modulus-Vorteiler verwendet. Der Frequenzteiler kann dabei zwischen den Teilerverhältnissen 3 und 4 in der ersten Fre- quenzteilerstufe umgeschaltet werden. Nachgeschaltet ist ein : 4-Frequenzteiler als zweite Stufe. Insgesamt ergibt sich ein Teilerverhältnis von 16 oder 15, da das Teilerverhältnis" : 3" lediglich in einem von vier aufeinanderfolgenden Zuständen des Frequenzteilers eingeschaltet wird.

Die beschriebene, auf den Frequenzteiler bezogene Architektur hat jedoch den Nachteil, daß keine konstante Verzögerung zwi- schen der n-ten Eingangsflanke und der dadurch ausgelösten Teiler-Ausgangsflanke für alle n erreichbar ist.

Eine aus einer Vielzahl von : 2/ : 3 Frequenzteilerstufen gebil- dete Teiler-Architektur ist in dem Dokument C. S. Vaucher at al. "A Family of Low-Power Truly Modular Programmable Divi-

ders in Standard 0. 35-Am CMOS Technology", IEEE Journal of Solid-State Circuits, Vol. 35, No. 7, Jul. 2000 beschrieben.

Bei einer Anzahl von n Teilerstufen ist bei der beschriebenen Realisierung der Bereich der möglichen Frequenzteilerwerte m beschränkt auf 2n s m 5 2n+1-i. Insbesondere bei gewünschten, hohen Teilerverhältnissen ist nachteilhafterweise auch das kleinste einstellbare Teilerverhältnis relativ groß.

Eine weitere Möglichkeit, einen programmierbaren Frequenztei- ler aufzubauen, ist in dem Dokument J. Craninckx at al."A Fully Integrated CMOS DCS-1800 Frequency Synthesizer"IEEE Journal of Solid-State Circuits, Vol. 33, No. 12, Dez. 1998 angegeben. Die eigentliche Frequenzteilung wird dabei dadurch erzielt, daß die Signalphasen mit einem Vorteiler umgeschal- tet werden. Die Phasenvorwahl findet dabei abhängig vom ge- wünschten Teilerverhältnis statt. Auch für diesen Ansatz gilt wie für die beiden anderen erläuterten, daß der Bereich der insgesamt einstellbaren Teilerwerte nach unten hin in uner- wünschter Weise beschränkt ist.

Aufgabe der vorliegenden Erfindung ist es, eine Schaltungsan- ordnung zur Frequenzteilung sowie eine Phasenregelschleife mit der Schaltungsanordnung anzugeben, welche ein in einem weiten Bereich einstellbares Teilerverhältnis bietet und ins- besondere keine Beschränkung des kleinsten, einstellbaren Teilerwertes hat.

Erfindungsgemäß wird die Aufgabe bezüglich der Schaltungsan- ordnung zu Frequenzteilung gelöst durch eine Schaltungsanord- nung zur Frequenzteilung, - bei der eine Vielzahl von Frequenzteilern vorgesehen ist, die jeweils ein zwischen den Werten 2 und 3 umschaltbares Teilerverhältnis haben, mit je einem Signaleingang, einem Signalausgang und einem Umschalteingang zur Vorwahl des Teilerverhältnisses des Frequenzteilers,

- bei der die Frequenzteiler miteinander in einer Serien- schaltung verbunden sind zur Bildung einer Teilerkette, -bei der zumindest der ausgangsseitig in der Teilerkette an- geordnete Frequenzteiler einen Durchschalteingang hat zur Vorwahl eines Teilerverhältnisses mit dem Wert 1 des aus- gangsseitig in der Teilerkette angeordneten Frequenztei- lers, -bei der ein Rückkopplungspfad vorgesehen ist zur Verknüp- fung der Signalausgänge der Frequenzteiler mit den Um- schalt-und Durchschalteingängen der Frequenzteiler und -die eine Decodierschaltung aufweist mit einer Vielzahl von Steuerausgängen, die mit den Umschalt-und Durchschaltein- gängen der Frequenzteiler gekoppelt sind zu deren Ansteue- rung in Abhängigkeit von einem gewünschten Teilerwert.

Gemäß dem vorgeschlagenen Prinzip kann der Bereich der mögli- chen Teilerwerte beliebig zu kleinen Zahlen hin erweitert werden. So können beispielsweise fünf 2/3-Teiler mit zwei 1/2/3-Teilern zu einer Teilerkette verschaltet werden. Der besondere Vorteil des vorgeschlagenen Prinzips liegt dabei darin, daß unabhängig vom eingestellten Teilerverhältnis stets die N-te Eingangsflanke für alle N die gleichen Gatter umschaltet und somit gewährleistet ist, daß die Verzögerungs- zeiten stets gleich sind. Dies wirkt sich besonders vorteil-. haft bei Anwendung des Teilers in einer Phasenregelschleife aus.

Unter einem 2/3-Teiler ist vorliegend eine Frequenzteilerstu- fe verstanden, die umschaltbar entweder eine Frequenzteilung durch zwei, also eine Frequenzhalbierung bewirkt, oder eine Frequenzteilung durch drei.

Ausgehend davon ist ein gemäß dem vorgeschlagenen Prinzip vorgesehener 1/2/3-Teiler zusätzlich mit einem wählbaren Fre- quenzteilerverhältnis von eins ausgestattet. Dies hat gegen- über einem einfachen Durchschalten des Eingangssignals auf den Ausgang den besonderen Vorteil der konstanten Signal-

Laufzeit der Frequenzteilerstufe. Die Signal-Laufzeit der Frequenzteilerstufe ist dabei mit Vorteil unabhängig davon konstant, ob eine Frequenzteilung durch drei, durch zwei oder durch eins eingestellt ist.

Werden eine oder mehrere Teilerstufen wie vorgeschlagen als 1/2/3-Frequenzteiler ausgelegt, so erweitert man den Bereich der möglichen Teilerwerte N auf das Intervall von 2j ä N s 2i-1, wobei j die Anzahl der 2/3-Frequenzteilerstufen und i die gesamte Anzahl der 2/3-und 1/2/3-Teilerstufen repräsen- tiert.

Unter dem unteren Ende des einstellbaren Teilerwertes oder dem kleinsten einstellbaren Frequenzteilerwert ist dabei vor- stehend und nachfolgend stets dasjenige Teilerverhältnis ver- standen, welches die größte einstellbare Ausgangssignalfre- quenz bewirkt.

Gemäß einer bevorzugten Ausführungsform der vorliegenden Er- findung weist der Rückkopplungspfad je einen dem Frequenztei- ler zugeordneten Abgriffsknoten auf zum Abgriff eines Aus- gangssignals mit heruntergeteilter Frequenz. Gemäß dem vorge- stellten Prinzip steht dabei bevorzugt an jedem Abgriffskno- ten ein Signal mit der Frequenz des Ausgangssignals mit her- untergeteilter Frequenz bereit.

In einer bevorzugten Weiterbildung des vorgestellten Prinzips ist der Ausgang der Schaltungsanordnung, an dem das Ausgangs- signal mit heruntergeteilter Frequenz abgeleitet wird, derje- nige Abgriffsknoten, der dem eingangsseitigen Frequenzteiler zugeordnet ist.

Zwischen dem Signaleingang der Schaltungsanordnung zur Fre-' quenzteilung, der bevorzugt am Signaleingang des eingangssei- tigen Frequenzteilers gebildet ist, und dem Ausgang der Schaltungsanordnung ergibt sich dadurch vorteilhafterweise eine stets konstante Laufzeit über die gesamte Teilerkette

hinweg. Somit ist sowohl die maximale Grenzfrequenz, als auch die Geschwindigkeit der Schaltungsanordnung zur Frequenztei- lung entkoppelt, also unabhängig, von der Anzahl der kaska- dierten Frequenzteilerstufen und wird im Wesentlichen durch die erste Teilerstufe bestimmt.

Ein zusätzlicher Vorteil ergibt sich durch die Möglichkeit einer einfachen Erweiterung des Wertebereiches der möglichen Teilerverhältnisse.

Zur Bildung des Rückkopplungspfades kann jedem Frequenzteiler beziehungsweise jeder Frequenzteilerstufe ein UND-Glied zuge- ordnet sein, dessen Ausgang den jeweiligen Abgriffsknoten bildet und dessen Eingänge einerseits den Ausgang des zuge- ordneten Frequenzteilers und andererseits den dem nachfolgen- den Frequenzteilers zugeordneten Abgriffsknoten anbinden. Es ist offensichtlich, daß dem letzen Frequenzteiler, das heißt dem in der Teilerkette ausgangsseitig angeordneten Frequenz- teiler, kein UND-Glied zugeordnet zu werden braucht.

Zur Verknüpfung des Ausgangs der Frequenzteilerstufe mit dem zugeordneten UND-Glied in dem Rückkoppelungspfad ist bevor- zugt je ein Inverter vorgesehen.

Zur Ansteuerung des Frequenzteilers mit der Decodierschal- tung, die den gewünschten Teilerwert liefert, ist bevorzugt jedem Frequenzteiler je ein weiteres UND-Glied zugeordnet.

Der Ausgang des weiteren UND-Gliedes ist jeweils an dem Um- schalteingang des zugeordneten Frequenzteilers angeschlossen.

Ein erster Eingang des weiteren UND-Gliedes ist mit einem zu- geordneten Steuerausgang der Decodiereinrichtung verbunden, während der zweite Eingang an den zugeordneten Abgriffsknoten angeschlossen ist. Die weiteren UND-Glieder steuern demnach die Umschalteingänge der Frequenzteilerstufen in Abhängigkeit von dem gewünschten Teilerwert und von den aktuellen Aus- gangsfrequenzen der Teilerstufen an.

Bezüglich der Phasenregelschleife wird die Aufgabe gelöst durch eine Phasenregelschleife mit einer Schaltungsanordnung wie vorstehend beschrieben, aufweisend - einen Vorwärtspfad mit einem Phasenvergleicher, der in Ab- hängigkeit von einem Vergleich zwischen einem Referenzsignal und einem Rückkopplungssignal einen Oszillator an dessen Ein- gang ansteuert, und - einen Rückkopplungspfad, der den Ausgang des Oszillators mit einem Eingang des Phasenvergleichers koppelt, umfassend die Schaltungsanordnung zur Frequenzteilung.

Aufgrund der dem beschriebenen Frequenzteiler eigenen, hohen maximalen Grenzfrequenz, sowie des in einem weiten Bereich einstellbaren Teilerverhältnisses ergibt sich eine besonders gute Eignung der Schaltungsanordnung zur Implementation in Phasenregelschleifen, sogenannten Phase Locked Loop, PLL.

Bei Anwendung in sogenannten Fractional-N PLLs bietet der Einsatz des dem vorliegenden Prinzip entsprechenden Multi- Modulus-Teilers den zusätzlichen Vorteil, daß der Teiler für jeden Teilerzyklus auf einem neuen Teilerwert programmiert werden kann. Bei Abgriff des Ausgangssignals an dem dem er- sten Frequenzteiler zugeordneten Abgriffsknoten ergibt sich eine konstante Verzögerung zwischen der N-ten Eingangsflanke und der dadurch ausgelösten Teiler-Ausgangsflanke.

Aufgrund des in einem weiten Bereich einstellbaren Teilerver- hältnisses kann die gemäß dem vorgeschlagenen Prinzip ausge- bildete Phasenregelschleife einen großen Frequenzbereich ab- decken. Zudem sind gemäß dem beschriebenen Prinzip die Vor- aussetzungen für ein schnelles Einschwingen der Phasenregel- schleife auf eine neue Frequenz sowie ein hochauflösendes Ka- nalraster gegeben.

Weitere Einzelheiten und vorteilhafte Ausgestaltungen der vorliegenden Erfindung ergeben sich aus den Unteransprüchen.

Die Erfindung wird nachfolgend an mehreren Ausführungsbei- spielen anhand der Zeichnungen näher erläutert.

Es zeigen : Figur 1 eine beispielhafte Ausführungsform des vorgeschla- genen Prinzips einer Schaltungsanordnung zur Fre- quenzteilung mit fünf Frequenzteilerstufen und Figur 2 ein Blockschaltbild einer beispielhaften Realisie- rung einer Phasenregelschleife mit einer Frequenz- teilerschaltung gemäß Figur 1.

Figur 1 zeigt eine Schaltungsanordnung zur Frequenzteilung 50, bei der eine Serienschaltung mehrerer Frequenzteilerstu- fen 1, 2,3, 4,5 vorgesehen ist. Jeder Frequenzteiler 1 bis 5 hat einen Takteingang, der vorliegend als Signaleingang dient, einen Signalausgang, sowie einen Umschalteingang.

Der Umschalteingang MOD dient zum Vorwählen des Frequenztei- lerverhältnisses. Das Frequenzteilerverhältnis ist zwischen den Teilerwerten : 2 und : 3 ümschaltbar. Die beiden ausgangs- seitigen Frequenzteiler 4,5 haben einen zusätzlichen Durch- schalteingang S/D, der bei Aktivierung den Signaleingang auf den Signalausgang mit konstanter Laufzeit durchschaltet. Dem- nach sind die ausgangsseitigen Frequenzteiler 4,5 mit einem zusätzlichen, wählbaren Frequenzteilerverhältnis von 1 ausge- stattet.

Der Signaleingang zum Zuführen eines Signals mit einer zu teilenden Frequenz FVCO ist vorliegend mit Bezugszeichen 6 versehen und am Signaleingang der ersten Frequenzteilerstu- fe 1 gebildet. Der Signalausgang der ersten Frequenzteiler- stufe 1 ist an den Signaleingang der zweiten Frequenzteiler- stufe 2 angeschlossen, deren Signalausgang mit dem Signalein- gang der dritten Frequenzteilerstufe 3 verbunden ist, et ce-

tera. Der Ausgang der fünften, ausgangsseitigen Frequenztei- lerstufe 5 ist mit Bezugszeichen FDIV4b gekennzeichnet.

Die Signalausgänge der einzelnen Frequenzteilerstufen 1 bis 5 sind zusätzlich aus der Schaltung herausgeführt und mit Oo, 01, 02, 03, 04 bezeichnet. Die Signalausgänge der Frequenz- teiler 1 bis 5 sind miteinander und mit Einganganschlüssen Co, C1,..., C4 zum Anschluß an eine Decodierschaltung in einem Rückkopplungspfad miteinander verkoppelt.

An jeden Umschalteingang zum Zuführen eines Umschaltsignals MOD der Frequenzteilerstufen 1 bis 5 ist hierzu je ein UND- Gatter 7,8, 9,10, 11 mit seinem Ausgang angeschlossen. Die UND-Gatter 7 bis 11 haben jeweils zwei Eingänge. Der erste Eingang der UND-Gatter 7 bis 11 ist jeweils mit einem der An- schlüsse Co bis C4 zum Verbinden mit je einem Steuerausgang einer Decodierschaltung verbunden. Der jeweils zweite Eingang der UND-Gatter 7 bis 10 ist mit dem Ausgang eines weiteren UND-Gliedes 12,13, 14,15 verbunden. Der zweite Eingang des UND-Gatters 11 ist an den Ausgang eines Inverters 16 ange- schlossen, dessen Eingang mit dem Signalausgang FDIV4b des ausgangsseitigen Frequenzteilers 5 verbunden ist. Auch die UND-Glieder 12 bis 15 haben je zwei Eingänge. Der jeweils er- ste Eingang der UND-Glieder 12 bis 15 ist als invertierender Eingang ausgeführt und jeweils mit dem Ausgang des zugeordne- ten Frequenzteilers 1 bis 4 verbunden. Der zweite Eingang der UND-Glieder 12 bis 15 ist jeweils an den Ausgang des der nachgeschalteten Frequenzteilerstufe 2 bis 5 zugeordneten UND-Gliedes 13 bis 15 beziehungsweise, im Falle des Gatters 15, an den Ausgang des Inverters 16 angeschlossen. Die Aus- gänge der UND-Glieder 12 bis 15 und der Ausgang des Inverters 16 bilden je einen Abgriffsknoten zum Abgreifen eines Aus- gangssignals der Schaltungsanordnung zur Frequenzteilung, welche vorliegend mit FDIVo, FDIV1, FDIV2, FDIV3, FDIV4a be- zeichnet sind.

Als Ausgang der Schaltungsanordnung 50 zur Frequenzteilung, an dem ein Signal mit bezüglich der Eingangssignalfrequenz FVCO heruntergeteilter Signalfrequenz ableitbar ist, dient vorliegend der Signalausgang FDIVo.

Hierdurch ermöglicht das vorgestellte Prinzip eine genaue An- gabe über die Verzögerung zwischen der N-ten Eingangsflanke und der dadurch ausgelösten Teiler-Ausgangsflanke, da die Ausgangsflanke durch die. Gatterlaufzeiten im ersten 2/3- Teiler 1 bestimmt wird.

Der Einsatz der 1/2/3-Teilerstufen 4,5 ermöglicht mit Vor- teil eine beliebige Erweiterung der unteren Grenze des ein- stellbaren Teilerbereiches der Frequenzteileranordnung.

Ein noch weiterer Vorteil ergibt sich durch die dem vorlie- genden Prinzip eigene Art der Kaskadierung der einzelnen Tei- lerstufen 1 bis 5 und die Boole'sche-Verknüpfung derselben miteinander mittels der UND-Gatter 7 bis 15 und Inverter 16, die eine beliebige Erweiterbarkeit der Frequenzteileranord- nung ermöglichen und zudem durch die vorgestellte Methode der Signalrückkoppelung eine besonders hohe Grenzfrequenz errei- chen.

Ein mögliches Anwendungsgebiet der Frequenzteileranordnung 50 von Figur 1 ist in Figur 2 gezeigt. Dort ist eine Phasenre- gelschleife, englisch PLL, Phase Locked Loop, anhand eines Blockschaltbildes angegeben, welche einen Phasenvergleicher 20, ein Schleifenfilter 30, einen gesteuerten Oszillator 40, die Frequenzteileranordnung 50 sowie eine Decodiereinrichtung 60 umfaßt.

Der Phasenvergleicher 20 weist zwei Eingänge auf. An einem ersten Eingang wird ein Signal mit einer Bezugsfrequenz FREF zugeführt. An den Ausgang des Phasenvergleichers 20 ist über ein Schleifenfilter 30 ein gesteuerter Oszillator 40 ange- schlossen. Dieser stellt an seinem Ausgang ein Signal mit ei-

ner Oszillatorfrequenz FVCO bereit und repräsentiert zugleich den Ausgangsanschluß der Phasenregelschleife. An diesen ist der Eingang der Frequenzteileranordnung 50 angeschlossen, de- ren Ausgang FDIVO mit dem zweiten Eingang des Phasenverglei- chers 20 verbunden ist.

Am Ausgang der Frequenzteileranordnung 50 wird das Ausgangs- signal mit heruntergeteilter Frequenz abgegeben. Zur Ansteue- rung der einzelnen Frequenzteilerstufen 1 bis 5 der Frequenz- teileranordnung 50 ist die Decodiereinrichtung 60 mit der Frequenzteileranordnung 50 über eine Vielzahl von Steuerlei- tungen, die an Steuerausgängen des Decodierers 60 angeschlos- sen sind, verbunden. An einem Steuereingang der Decodierein- richtung 60 ist ein Kanalwort mit Information über die ge- wünschte Oszillatorfrequenz zuführbar.

Die Fractional-N-PLL gemäß Figur 2 mit einem Multi-Modulus- Teiler 50 gemäß Figur 1 kann mit Vorteil einen sehr großen Teilerbereich abdecken. Wie bereits anhand von Figur 1 erläu- tert, bietet der Frequenzteiler 50 eine konstante Verzögerung zwischen der N-ten Eingangsflanke und der Teiler- Ausgangsflanke, die dieser zugeordnet ist.

Selbstverständlich liegt es im Rahmen des vorgeschlagenen Prinzips, je nach gewünschtem, einstellbarem Frequenzteiler- bereich auch mehr oder weniger Teilerstufen der Frequenztei- leranordnung als in Figur 1 gezeigt mit einem Teilerverhält- nis von 1 auszustatten.

Bezugszeichenliste 1 Frequenzteilerstufe 2 Frequenzteilerstufe 3 Frequenzteilerstufe 4 Frequenzteilerstufe 5 Frequenzteilerstufe 6 Eingang 7 UND-Gatter 8 UND-Gatter 9 UND-Gatter 10 UND-Gatter 11 UND-Gatter 12 UND-Gatter 13 UND-Gatter 14 UND-Gatter 15 UND-Gatter 16 Inverter 20 Phasendetektor 30 Schleifenfilter 40 VCO 50 Frequenzteileranordnung 60 Decodierschaltung FREF Bezugssignalfrequenz FDIVo Ausgang für Signal mit heruntergeteilter Frequenz FvCo Oszillatorfrequenz MOD Umschalteingang S/D Durchschalteingang