【技术领域 】 本 申请涉及 线路板加 工技术 领域， 特别是涉及一种 线路板 的制备 方法以及 线路 板。

【背景技术 】 随着 5G技术发展 ， 电子设备的多 功能化 以及小型化 要求越 来越高 ， 需要集 成封 装在一 起的芯 片种类和 数量也 日益提 高， 这就需要三 维 （3D） 堆叠封装在 塑封 层制作 导通互连 的结构 。 现有的 3D封装， 尤其是目前 广泛采用 的扇出型 封 装的 制程可 以分为三 大类：（ Ddie first face down（先在载体上贴装芯片（die）, 且芯 片焊盘 朝下）； （2） die first face up （先在载体上贴装芯片， 且芯片焊 盘朝 上）； （3） die last face down （先在载体上制作 RDL （重新布线层）， 再将 芯片 通过回流 焊焊接 在 RDL上）。 由于扇出型封装倾 向于在 集成芯 片的同时 ， 也 要集 成被动元 件 （例如电容、 电阻、 电感等）， 然后在器件顶部封装存 储芯片 ， 这种 情况下 ， 由于被动元件 的尺寸 公差较 大， 只能采用 die first face down 制程 或 die last face down制程。 在 die first face down制程中 ， 被动元件在塑 封层的一 侧表面 共面， 另 一侧 表面留 出塑封层 空间来 兼容被 动元件 的尺寸公 差， 如果要实 现导通 互连， 就需 要进行盲 孔填孔 。 在 die last face down制程中， 被动元件和芯片 一起被 焊接 在 RDL上， 在贴芯片前 ， 对贴装芯片的 载板表面 进行金 属化， 以制备种子 层， 然后在该表面贴 厚干膜 （比后续塑封形成 的塑封层 厚）， 继而曝光显影利用 镀铜 柱的方 法形成铜 柱， 接着再倒 装芯片 并进行塑 封， 并在塑封 完成后进 行研 磨， 以露出铜柱表面 。 然而 ， 盲孔电镀填孔 时， 盲孔的孔底 、 孔壁以及塑封层 的表面均 有种子层 ， 故盲 孔的孔 底、 孔壁以及塑 封层的 表面均 会镀铜 ， 其中， 不仅塑封层表 面的镀 铜层 需要额外 的研磨 工序去除 ， 而且一旦孔壁 的镀铜速 度大于孔 底的镀 铜速度, 就会 形成空 洞， 影响铜柱的 质量， 从而导致产品 的可靠性 及良率较 低。 而在超 高铜 柱电镀 中， 由于干膜壁和 表面都没 有种子 层， 镀铜层必须从 底部向 上生长, 因此 镀铜可 靠性高 ， 但是超厚干膜 的成本较 高， 且针对超 厚干膜 的曝光 以及显 影技 术也较为 复杂， 从而导致制备成 本高。 【发明内容 】 本 申请主要解 决的技 术问题 是提供 一种线 路板的制 备方法 以及线 路板， 能 够解 决现有 技术中 实现塑封 层导通 互连时 存在的产 品良率 低或制 备成本 高的问 题 。 为解 决上述 技术问题 ， 本申请采用 的第一 技术方案 是提供 一种线 路板的 制 备方 法， 包括： 获取到待加工 板材， 待加工板材 包括层 叠设置 的第一封装 基板 、 第一 芯片与 被动元件 以及第 一塑封 体， 第一塑封体 位于第 一芯片 与被动 元件周 围 ， 并覆盖第一封装 基板、 第一芯片以及 被动元件 ； 在第一塑封 体远离第 一封 装基 板的一 侧表面上 沉积金 属， 以形成第 一导体薄 膜； 去除第一封 装基板 ， 并 在第 一导体 薄膜上贴 附第二 封装基 板； 在第一塑封 体远离 第一导 体薄膜 的一侧 表面 上贴附 第一干膜 ， 并使第一塑 封体上 的第一预 设位置 裸露； 在第一预设位 置进 行钻孔 处理， 钻穿第一 塑封体 直至第 一导体薄 膜， 以形成第一盲孔 ； 在第 一盲 孔中灌注 导电物 质， 以形成第一 连接柱 。 其中 ， 在第一盲孔 中灌注导 电物质 ， 以形成第一连 接柱的 步骤后 ， 包括： 去除 第一干 膜； 获取到绝缘 材料， 在第一塑封体 以及第一 连接柱 上压合 绝缘材 料， 以形成第一绝缘 介质层 ； 研磨第一绝缘介 质层， 直至露 出第一连接 柱。 其中 ， 研磨第一绝缘 介质层 ， 直至露出第 一连接柱 的步骤 后， 还包括： 对 第一 绝缘介 质层上 的第二预 设位置 进行开 窗处理 ， 以在第一绝缘 介质层上 形成 至少 一个第 一开窗 口； 其中， 第一开窗口与 第一芯 片的芯 片焊盘 以及被动 元件 的引 脚对应 。 其中 ， 对第一绝缘介 质层上 的第二 预设位置 进行开 窗处理 ， 以在第一绝缘 介质 层上形 成至少 一个第一 开窗 口的步骤 后， 还包括： 在第一绝 缘介质层 上贴 附第 二干膜 ， 并使第一绝缘 介质层 上的第 三预设位 置裸露 ； 对贴附有第 二干膜 的待 加工板材 进行整 板电镀 ， 以在第三预设位 置形成第 一导 电线路。 其中 ， 对贴附有第二 干膜 的待加工 板材进 行整板 电镀， 以在第三预设位置 形成 第一导 电线路 的步骤后 ， 还包括： 获取到绝缘 材料 ， 在第一绝缘介 质层以 及第 一导电 线路上压 合绝缘 材料， 以形成第二绝缘 介质层 ； 对第二绝缘 介质层 上 的第四预 设位置进 行开窗 处理， 以在第二绝缘介 质层上 形成至 少一个第 二开 窗 口； 在第二绝缘介 质层上 贴附第 三干膜 ， 并使第二绝缘 介质层 上的第 五预设 位置 裸露； 对贴附有第三干 膜的待 加工板 材进行整 板电镀 ， 以在第五预 设位置 形成 第二导 电线路； 重复以上增层步骤 ， 直至获得所 需要的层 数。 其中 ， 重复以上增层 步骤， 直至获得所需要 的层数 的步骤 后， 还包括： 去 除第 二封装 基板， 并在最外侧的绝 缘介质 层上贴 附第三封 装基板 ； 在第一导体 薄膜 上贴附 第四干膜 ， 并对第一导 体薄膜 进行蚀刻 ， 以在第一导 体薄膜 上形成 第三 导电线路 ； 在第三导电线 路远离 第一塑封 体的一侧 表面上 贴装第二 芯片。 其中 ， 在第一塑封体 靠近第 三导电 线路的 一侧表面 上贴装 第二芯 片的步骤 后 ， 还包括： 获取到塑封材 料， 在第一塑 封体、 第三导 电线路以 及第二 芯片上 压合 塑封材 料， 以形成第二 塑封体 ； 对第二塑封体 上的第 七预设 位置进 行钻孔 处理 ， 直至露出第三 导电线 路远离 第一塑 封体的一 侧表面 ， 以形成第二 盲孔； 在第 二塑封 体远离第 二芯片 的一侧 表面上 贴附第五 干膜 ， 并使第二塑封 体上的 第八 预设位 置裸露 ； 对贴附有第五 干膜的 待加工板 材进行 整板电 镀， 以在第八 预设 位置形 成第四 导电线路 ； 重复以上增 层步骤 ， 直至获得所需 要的层数 ， 以 获得 线路板 。 其中 ， 获取到待加工 板材 ， 待加工板材包括 层叠设 置的第 一封装 基板、 第 一芯 片与被动 元件 以及第一塑 封体， 第一塑封 体位于第 一芯片 与被动元 件周围, 并覆 盖第一封 装基板 、 第一芯片以 及被动 元件的步 骤， 包括： 获取到第 一封装 基板 ， 在第一封装基 板的一 侧表面 上贴装 第一芯片 与被动 元件； 获取到塑封材 料 ， 在第一封装基板 、 第一芯片 以及被动 元件上压 合塑封 材料， 以形成第一塑 封体 。 其中 ， 获取到第一封 装基板 ， 在第一封装基 板的一 侧表面 上贴装 第一芯 片 与被 动元件 的步骤 ， 具体包括： 获取到第 一封装基 板， 对第一封 装基板 的一侧 表面 上进行 涂布， 以依次形成第一 释放层 以及第一 粘接层 ； 在第一粘接层 上贴 装第 一芯片 与被动元 件。 为解 决上述 技术问题 ， 本申请采用 的第二 技术方案 是提供 一种线 路板， 线 路板 由上述 的线路板 的制备方 法制成 。 本 申请的有 益效果是 ： 区别于现有 技术， 本申请提供一种 线路板 的制备 方 法 以及线路 板， 在对第一封 装基板 、 第一芯片以及 被动元 件进行 塑封后 ， 在第 一塑 封体远 离第一封 装基板 的一侧 表面上 沉积金属 ， 能够形成第 一导体 薄膜。 去除 第一封 装基板 ， 并在第一导体 薄膜上 贴附第二 封装基 板， 能够提高第 一塑 封体 的机械 强度， 避免第一 塑封体 在后续 钻孔时变 形。 进一步地 ， 在第一塑封 体远 离第一 导体薄膜 的一侧 表面上 贴附第 一干膜 ， 并使第一塑封 体上的第 一预 设位 置裸露 ， 在第一预设位 置进行 钻孔处 理， 钻穿第一塑 封体直 至第一 导体薄 膜 ， 以形成第一盲孔 ， 能够使第一 导体薄 膜直接作 为后续 电镀铜 柱的种 子层， 由于 第一盲 孔的孔壁 没有种 子层， 因而在第一盲孔 中灌注 导电物 质并形 成第一 连接 柱时， 孔壁不会镀铜 ， 铜柱只会从孔 底生成 ， 从而保证了第 一连接柱 的质 量 ， 继而提高了产 品的可靠 性以及 良率。 进一步地 ， 由于可以直接 在第 一塑封 体上 钻孔以 形成盲孔 ， 因而无需使 用厚干 膜， 只需要正常 厚度的 干膜来 开窗， 能够 降低干膜 的获取 成本和加 工难度 ， 从而提升制备 效率以及 降低制备 成本。

【附图说明 】 为了 更清楚 地说明本 申请实 施例中 的技术 方案， 下面将对实施例 描述中 所 需要 使用的 附图作简 单地介 绍， 显而易见 地， 下面描述 中的附图 仅仅是 本申请 的一 些实施例 ， 对于本领域普 通技术人 员来讲 ， 在不付出创造性 劳动的 前提下, 还可 以根据这 些附图 获得其他 的附图 。 图 1是本申请线 路板的制 备方法 一实施方 式的流 程示意 图； 图 2是获取 S11中待加工板材 的方法 一实施方 式的流程 示意 图； 图 3是 S11中获取的 待加工板 材一实 施方式 的结构示 意图； 图 4是 S12中获取 的待加工 板材一实 施方式 的结构示 意图； 图 5是 S13中获取 的待加工 板材一实 施方式 的结构示 意图； 图 6是 S14中获取 的待加工 板材一实 施方式 的结构示 意图； 图 7是 S15中获取 的待加工 板材一实 施方式 的结构示 意图； 图 8是 S16中获取 的待加工 板材一实 施方式 的结构示 意图； 图 9是研磨后露 出第一连 接柱的 待加工板 材一实 施方式 的结构示意 图； 图 10是设置有第 一开窗 口的待加 工板材一 实施方式 的结构 示意图 ； 图 11是设置有第 一导电线 路的待 加工板材 一实施方 式的结 构示意 图； 图 12是本申请在设 置有第 一导电线 路的待 加工板材 上进行 增层操作 的方法 一实 施方式 的流程示 意图； 图 13是 S25中获取 的待加工 板材一实 施方式 的结构示 意图； 图 14是本申请在待 加工板 材上封装 存储芯 片的方法 一实施 方式的流 程示意 图； 图 15是本申请线 路板一实 施方式 的结构示 意图。 【具体实施方 式】 下面 将结合 本申请 实施例 中的附图 ， 对本申请实施 例中 的技术方 案进行 清 楚 、 完整地描述， 显然， 所描述的实施例 仅仅是本 申请一 部分实 施例， 而不是 全部 的实施 例。 基于本申请 中的实 施例， 本领域普通技术 人员在 没有做 出创造 性劳 动前提 下所获得 的所有其 他实施 例， 均属于本申请 保护 的范围。 在本 申请实 施例中使 用的术 语是仅 仅出于 描述特 定实施例 的目的 ， 而非旨 在 限制本 申请。 在本申请 实施例 和所 附权利 要求书 中所使 用的单 数形式 的 “一 种”、 “所述 ”和 “该 ”也旨在包括多数形式， 除非上文清楚地表示 其他含义 ， “多种” 一般 包含至 少两种， 但是不排除包含 至少一种 的情况 。 应当 理解，本文 中使用的 术语 “和 /或”仅仅是一种描述关联对 象的关 联关系 ， 表示 可以存在 三种关 系， 例如， A和/或 B, 可以表示： 单独存在 A, 同时存在 A 和 B, 单独存在 B这三种 情况。 另外， 本文中字符 “/”， 一般表示前后关联对 象是 一种 “或 ”的关系。 应当 理解， 本文中使用 的术语 “包括”、 “包含 ”或者其他任何变体意在 涵盖非 排他 性的包 含， 从而使得包 括一系 列要素 的过程 、 方法、 物品或者设备 不仅包 括那 些要素 ， 而且还包括没有 明确列 出的其他 要素， 或者是还包 括为这 种过程 、 方法 、物品或者设备 所固有 的要素。在没有更 多限制 的情况 下，由语句 “包括 ...... ” 限定 的要素 ， 并不排除在包 括所述 要素的 过程、 方法、 物品或者 设备中 还存在 另外 的相同要 素。 请参 阅图 1, 图 1是本申请线路板 的制备方 法一实施 方式的 流程示意 图。如 图 1所示， 在本实施方 式中， 该方法包括 ：

S11： 获取到待加 工板材 ， 待加工板材包括 层叠设置 的第一 封装基板 、 第一 芯片 与被动 元件以及 第一塑 封体 ， 第一塑封体位 于第一芯 片与被 动元件 周围， 并覆 盖第一封 装基板 、 第一芯片以及 被动元件 。 本实 施方式 中， 第一芯片包 括处理 器、 FPGA （现场可编程逻辑 门阵列 ）、 MCU （微控制单元） 等逻辑处理芯片 。 其中， 第一芯片可以为 单个或 者多个 芯 片 ， 当为多个芯片时 ， 可以为同类或 不同类芯 片。 本实 施方式 中， 被动元件包括 电容、 电阻、 电感等。 具体 地， 请参阅图 2, 图 2是获取 S11中待加工板材 的方法 一实施方 式的流 程示 意图。 如图 2所示， 在本实施方式 中， 该方法包括 ：

Sill： 获取到第 一封装基 板， 在第一封 装基板 的一侧表 面上贴 装第一 芯片 与被 动元件 。 本实 施方式 中， 获取到第一 封装基 板后， 对第一封 装基板 的一侧 表面上进 行涂 布，以依次形 成第一释 放层 (release layer)以及第一粘接层 ( adhesive layer), 并在 第一粘接 层上贴 装第一芯 片与被 动元件 。

S112： 获取到塑封 材料 ， 在第一封装基 板、 第一芯片 以及被动 元件上 压合 塑封 材料， 以形成第一塑封体 。 本实 施方式 中， 塑封材料可 以为树脂 、 塑料、 膜料、 液态环氧等绝缘物质 ， 本 申请对此不 作限定 。 具体 地， 请参阅图 3, 图 3是 S11中获取的 待加工板 材一实 施方式 的结构示 意 图。 如图 3所示， 待加工板材 100包括层叠设置 的第一 封装基板 101、 第一释 放层 1011、 第一粘接层 1012、 第一芯片 20与被动元 件 30以及第 一塑封体 40, 第一 塑封体 40位于第一 芯片 20与被动元件 30周围， 并覆盖第一 粘接层 1012、 第一 芯片 20以及被动元件 30 o 其中 ， 第一芯片 20包括芯 片焊盘 21 , 被动元件 30包括引脚 31。 其中 ， 被动元件 30包括电容 、 电阻、 电感等， 由于被动元件 30的尺寸 不 一致 ， 为了实现互连 ， 其引脚 31必须共面 ， 第一塑封体 40远离第一芯 片 20的 一面 留有空 间用于兼 容被动元 件 30的尺 寸公差。

S12： 在第一塑封 体远离第 一封装 基板的一 侧表面上 沉积金 属， 以形成第一 导体 薄膜。 本实 施方式 中， 对第一塑封 体远离 第一封装 基板 的一侧表 面进行 金属化 ， 以形 成第一 导体薄膜 ， 是为后续形成 的铜柱制 备种子层 。 具体 地，请参阅 图 4, 图 4是 S12中获取的 待加工板 材一实 施方式 的结构示 意 图。 如图 4所示， 待加工板材 200包括层叠设置 的第一 封装基板 101、 第一释 放层 1011、 第一粘接层 1012、 第一芯片 20与被动元件 30、 第一塑封体 40以及 第一 导体薄膜 50, 第一塑封体 40位于第一芯 片 20与被动 元件 30周围， 并覆盖 第一 粘接层 1012、 第一芯片 20以及被动元 件 30 o

S13： 去除第一封 装基板 ， 并在第一导体 薄膜上贴 附第二封 装基板 。 本实 施方式 中， 去除第一封装基 板的同 时去除第 一释放 层以及第 一粘接层 。 可 以理解地 ， 去除第一封装 基板是 为了在第 一塑封 体靠近 第一芯 片的一侧 表面 上钻孔 以形成盲 孔， 且形成的盲孔 直接以第 一导体 薄膜作为 孔底及 种子层, 方便 后续电镀 铜。 进一 步地， 在第一导体 薄膜远 离第一塑 封体的一 侧表面 上涂布第 二释放层, 获取 到第二 封装基 板， 并在第二封 装基板 上涂布第 二粘接 层， 将第二封装 基板 通过 第二粘接 层与待 加工板材 的第二 释放层键 合在一 起。 可 以理解地 ， 贴附第二封装 基板可 以提高 第一塑封 体的机 械强度 ， 从而避 免第 一塑封 体在后续 钻孔时变 形。 具体 地，请参阅 图 5, 图 5是 S13中获取 的待加工板 材一实 施方式 的结构示 意 图。如图 5所示，待加工 板材 300包括层叠设置 的第一芯 片 20与被 动元件 30、 第一 塑封体 40、 第一导体薄膜 50、 第二释放层 1021、 第二粘接层 1022以及第 二封 装基板 102, 第一塑封体 40位于第一芯 片 20与被动元件 30周围， 并覆盖 第一 芯片 20以及被动元 件 30 o

S14： 在第一塑封 体远离第 一导体 薄膜的一 侧表面 上贴附第 一干膜 ， 并使第 一塑 封体上 的第一预 设位置裸 露。 本实 施方式 中， 第一预设位 置包括 第一盲 孔以及孔 口的外 围位置 。 在其他 实施 方式中 ， 第一预设位置 也可 以只包括 第一盲孔 的位置 ， 本申请对此 不作限 定 。 本实 施方式 中， 第一干膜用 于在后 续钻孔 时保护第 一芯片 以及被 动元件 不VT7, 4 受如 ¹⁼³ 舌。 其中 ， 第一干膜包括 抗蚀膜 、 光刻胶等。 具体 地，请参阅 图 6, 图 6是 S14中获取 的待加工板 材一实 施方式 的结构示 意 图。 如图 6所示 ， 待加工板材 400包括层 叠设置的 第一干膜 103、 第一芯片 20 与被动元 件 30、 第一塑封体 40、 第一导体薄膜 50、 第二释放层 1021、 第二 粘接 层 1022以及第二封装 基板 102, 第一塑封体 40位于 第一芯片 20与被动 元 件 30周围， 并覆盖第一 芯片 20以及被动元 件 30。 其中， 第一干膜 103完全覆 盖第 一芯片 20与被动元件 30远离第 一导体薄 膜 50的一侧 表面以及 第一塑 封体 40 上除第一 预设位 置 1030外的地方。 其中， 第一预设位 置 1030是指待 加工板 材 400上所有待形 成的第 一盲孔 以及孔口外 围位置 。

S15： 在第一预 设位置进 行钻孔处 理， 钻穿第一塑 封体直 至第一导 体薄膜 ， 以形 成第一盲 孔。 在一 个具体 的实施方 式中 ， 利用等离子体 (PLASMA) 对 第一预 设位置 进 行腐 蚀， 以形成第一 盲孔， 此时第一 干膜为抗 蚀膜。 在又 一个具 体的实施 方式 中， 利用激光钻 孔的方式 对第一 预设位 置进行 钻 孔， 以形成第一盲孔 ， 此时第一干膜 可以为光 刻胶。 可 以理解地 ， 由于可以直接 在第一 塑封体 上钻孔 以形成盲 孔， 因而无需 使 用厚 干膜， 只需要正常厚度 的干膜 来开窗 ， 能够降低干膜 的获取 成本和加 工难 度， 从而提升制备效 率以及 降低制备 成本。 具体 地，请参阅 图 7, 图 7是 S15中获取的 待加工板 材一实 施方式 的结构示 意 图。 如图 7所示 ， 待加工板材 500包括层 叠设置的 第一干膜 103、 第一芯片 20 与被动元 件 30、 第一塑封体 40、 第一导体薄膜 50、 第二释放层 1021、 第二 粘接 层 1022以及第二封装 基板 102, 第一塑封体 40位于 第一芯片 20与被动 元 件 30周围， 并覆盖第一 芯片 20以及被动元 件 30。 待加工板材 500上设置有第 一盲 孔 1032, 其中， 第一盲孔 1032贯穿第一塑封 体 40, 且第一盲 孔 1032的孔 底 由第一导体 薄膜 50构成。

S16： 在第一盲孔 中灌注 导电物质 ， 以形成第一连 接柱。 本实 施方式 中， 在第一盲孔 中灌注金属 铜， 以形成导通 铜柱。 可 以理解地 ， 由于第一盲孔 的孔底 是之前 形成的第 一导体 薄膜， 故无需对 第一 盲孔进 行金属化 ， 可以直接进 行电镀 铜。 更重要的是 ， 由于第一盲 孔的孔 壁没 有种子 层， 因而在第一 盲孔 中灌注导 电物质 时， 孔壁不会镀 铜， 铜柱只会 从孔 底生成 ， 避免了铜柱 中空洞的 形成， 从而保证了第一 连接柱 的质量 ， 继而 提高 了线路板 的可靠 性以及 良率。 具体 地，请参阅 图 8, 图 8是 S16中获取的 待加工板 材一实 施方式 的结构示 意 图。 如图 8所示 ， 待加工板材 600包括层 叠设置的 第一干膜 103、 第一芯片 20 与被动元 件 30、 第一塑封体 40、 第一导体薄膜 50、 第二释放层 1021、 第二 粘接 层 1022以及第二封装 基板 102, 第一塑封体 40位于 第一芯片 20与被动 元 件 30周围， 并覆盖第一 芯片 20以及被动元 件 30。 待加工板材 600上设置有第 一连 接柱 1033, 其中， 第一连接柱 1033贯穿第一塑 封体 40与第一干膜 103, 且第 一连接柱 1033的柱底 由第一导 体薄膜 50构成。 进一 步地， 形成第一连接柱 后， 去除第一 干膜， 获取到绝 缘材料 ， 在第一 塑封 体以及 第一连接 柱上压 合绝缘 材料， 以形成第一绝缘 介质层 ， 并研磨第一 绝缘 介质层 ， 直至露出第一连 接柱。 其中 ， 绝缘材料可 以为树脂 、 塑料、 膜料、 液态环氧等绝 缘物质 ， 本申请 对此 不作限定 。 具体 地，请参阅 图 9, 图 9是研磨后露 出第一 连接柱的 待加工板 材一实 施方 式的 结构示意 图。 如图 9所示 ， 待加工板材 700包括层 叠设置 的第一绝 缘介质 层 104、 第一芯片 20与被动元 件 30、 第一塑封体 40、 第一导体薄膜 50、 第二 释放 层 1021、 第二粘接层 1022以及第二封 装基板 102, 第一塑封体 40位于第 一芯 片 20与被动 元件 30周围， 并覆盖第一芯片 20以及被动 元件 30。待加工板 材 700上设置有 第一连接 柱 1033, 其中， 第一连接柱 1033贯穿第一塑封 体 40 与第 一绝缘介 质层 104, 且第一连接柱 1033的柱底由第 一导体 薄膜 50构成。 进一 步地， 为了实现多层互 连， 本实施方 式还需要 在第一 绝缘介 质层上 形 成导 电线路 。 具体地， 对第一绝缘 介质层 上的第二 预设位 置进行 开窗处理 ， 以 在第 一绝缘 介质层上 形成至 少一个 第一开 窗口， 其中， 第一开窗 口与第一 芯片 以及 被动元件 的引脚 对应。 本实 施方式 中， 在形成第一开 窗口后 ， 采用化学镀铜 的方式或 溅射钛 /铜的 方式 在第一 绝缘介质 层远离 第一芯 片的一 侧表面 以及第一 开窗口 的孔壁上 均形 成导 电种子层 ， 以便后续电镀 铜。 在另 一实施方 式中 ， 在形成第一开 窗口后 ， 采用黑孔、 黑影或氧化 石墨烯 等碳 吸附的 方式在第 一绝缘 介质层 远离第 一芯片 的一侧表 面以及第 一开 窗口的 孔壁 上均形成 导电种 子层， 以便后续电镀铜 。 在又 一实施 方式中 ， 在形成第一开 窗口后 ， 采用导电高分 子聚合 物涂覆 的 方式 在第一 绝缘介质 层远离 第一芯 片的一 侧表面 以及第一 开窗口 的孔壁上 均形 成导 电种子层 ， 以便后续电镀 铜。 在另 一实施方 式中 ， 还可以先在第 一绝缘介 质层远 离第一 芯片的 一侧表面 贴 附一层铜 箔， 以在第一绝 缘介质 层的表 面形成导 电种子 层； 该铜箔可 以在第 一绝 缘介质 层制作 时一起贴 附， 也可以在 绝缘材料 加工时 贴附； 然后在第一预 设位 置进行 开窗处理 ， 并对第一开 窗口进行 孔化处 理。 其中， 孔化处理包 括化 学镀 铜、 黑孔、 黑影、 氧化石墨烯 涂覆、 导电聚合 物涂覆 处理。 通过对第 一开 窗 口进行孔 化处理 ， 以在孔的孔壁 上覆盖一 层导 电材质， 便于后续对其填 孔电 镀 。 可以 理解地 ， 第一开窗口与第一 芯片的 芯片焊盘 以及被动 元件的 引脚对应, 方便 第一芯 片以及被 动元件与 其余层 通过第一 开窗口进 行互连 。 具体 地，请参阅 图 10, 图 10是设置有第 一开窗 口的待加 工板材一 实施方 式 的结 构示意 图。 如图 10所示， 待加工板材 800包括层叠 设置的第 一绝缘 介质层 104、第一 芯片 20与被动元件 30、 第一塑封体 40、第一导体薄 膜 50、 第二释放 层 1021、 第二粘接层 1022以及第 二封装基 板 102, 第一塑封体 40位于第一芯 片 20与被动 元件 30周围， 并覆盖第一 芯片 20以及被动 元件 30。 待加工板材 800 上设置有 第一连 接柱 1033, 其中， 第一连接柱 1033贯穿第一塑封 体 40与 第一 绝缘介质 层 104,且第一连接柱 1033的柱底由第 一导体薄 膜 50构成 。其中, 第一 绝缘介质 层 104上设置有多个 第一开 窗口 1041 ,且第一开窗口 1041与第一 芯片 20的芯片焊 盘 21以及被 动元件 30的引脚 31对应。 进一 步地， 在第一绝 缘介质 层上贴 附第二 干膜， 并使第一 绝缘介 质层上 的 第三 预设位 置裸露 。 对贴附有第二 干膜的 待加工板 材进行 整板电 镀， 以在第三 预设 位置形成 第一导 电线路 。 其中 ， 第三预设位置为 需要形 成第一导 电线路 的位置 。 其中 ， 第二干膜为抗 镀感光 膜。 抗镀感光膜 是一种 高分子 的化合 物， 它通 过特 定光源 的照射后 能够产 生一种 聚合反 应 （由单体合成聚合物 的反应 过程） 形成 一种稳 定的物质 附着于板 面上， 从而达到阻挡电镀 的功能 。 本实 施方式 中， 第一导电线 路不仅 包括第三 预设位 置形成 的电镀 镀层， 还 包括 第一绝缘 介质层 表面由于 被电镀 镀层覆盖 而未被蚀 刻的导 电种子层 。 具体 地， 对贴附有第 二干膜 的待加 工板材进 行整板 电镀， 在第三预设位置 形成 镀层后 ， 褪去第二干膜 ， 并对镀层以 及第一绝 缘介质 层表面 除第三 预设位 置外 的导电 种子层进 行蚀刻 ， 以使第三预 设位置 的导电种 子层与 第三预 设位置 的 电镀镀层共 同形成 第一导 电线路。 其中 ， 第一开窗口处 形成有 第二连接 柱， 第一芯片 以及被 动元件 通过第二 连接 柱与第 一导电线 路互连 。 具体 地， 请参阅图 11 , 图 11是设置有第一导电线路的待 加工板材 一实施 方 式的 结构示意 图。 如图 11所示， 待加工板 材 900包括层 叠设置 的第一导 电线路 61、第一 绝缘介 质层 104、 第一芯片 20与被动元件 30、第一塑封体 40、第一导 体薄 膜 50、 第二释放层 1021以及第二封 装基板 102第二释 放层 1021、 第二粘 接层 1022以及第二 封装基 板 102, 第一塑封体 40位于第 一芯片 20与被动元 件 30 周围， 并覆盖第一芯片 20以及被动 元件 30。 待加工板材 900上设置 有第一 连接 柱 1033,其中，第一连接柱 1033贯穿第一 塑封体 40与第一绝缘 介质层 104, 且第 一连接柱 1033的柱底 由第一导 体薄膜 50构成。 其中， 第一开窗口 1041处 形成 有第二连 接柱 1042,第一芯片 20以及被动元件 30通过第 二连接柱 1042与 第一 导电线路 61互连。 进一 步地， 为了获取所需要 的层数 ， 还需要进行增 层操作 。 具体地， 请参 阅 图 12,图 12是本申请 在设置 有第一导 电线路 的待加工 板材上进 行增层 操作的 方法 一实施方 式的流 程示意 图。 如图 12所示， 本实施方式 中， 具体增层操作 如 下：

S21： 获取到上述 设置有 第一导 电线路的 待加工板 材。

S22： 获取到绝缘 材料， 在第一绝缘 介质层 以及第一 导电线 路上压合 绝缘材 料， 以形成第二绝缘 介质层 。 其中 ， 绝缘材料可 以为树脂 、 塑料、 膜料、 液态环氧等绝 缘物质 ， 本申请 对此 不作限定 。

S23： 对第二绝缘 介质层上 的第四 预设位置 进行开 窗处理， 以在第二绝缘介 质层 上形成至 少一个 第二开窗 口。 本实 施方式 中， 在形成第二 开窗口 后， 还需要在绝 缘介质 层表面 制作导 电 种子 层， 并对第二开 窗口进 行孔化 处理。 绝缘介质层表面 制作导 电种子层 以及 第二 开窗口孔 化处理 的方法详 见上文 ， 在此不再赘述 。

S24： 在第二绝缘 介质层上 贴附第 三干膜 ， 并使第二绝缘介 质层上的 第五预 设位 置裸露 ； 对贴附有第三 干膜的 待加工 板材进行 整板 电镀， 以在第五 预设位 置形 成第二 导电线路 。 其中 ， 第五预设位置为 需要形 成第二导 电线路 的位置 。 其中 ， 第三干膜为抗镀 感光膜 。 本实 施方式 中， 第二导电线 路不仅 包括第 五预设位 置形成 的电镀 镀层， 还 包括 第二绝 缘介质层 表面未 被蚀刻 的导电 种子层 。 具体的蚀刻过 程详见 上文， 此处 不再赘述 。 本实 施方式 中， 第二开窗 口处形成 有第三连 接柱 ， 第一导电线路 通过第三 连接 柱与第 二导电线 路互连 。

S25： 重复以上增 层步骤 ， 直至获得所需要 的层数 。 本实 施方式 中， 继续获取绝 缘材料 ， 在第二绝缘介 质层 以及第二 导电线 路 上压 合绝缘 材料， 以形成第三绝缘 介质层 ， 并对第三绝缘 介质层 上的第 六预设 位置 进行开 窗处理， 以在第三绝缘介质 层上形 成至少一 个第三 开窗口 。 具体 地，请参阅 图 13, 图 13是 S25中获取的 待加工板 材一实施 方式的 结构 示意 图。 如图 13所示， 待加工板材 1000包括层叠设置 的第三绝 缘介质层 106、 第二 导电线路 62、第二绝缘介质层 105、第一导电线路 61、第一绝缘介质层 104、 第一 芯片 20与被动元件 30、第一塑封体 40、第一导体薄膜 50、第二释放层 1021、 第二 粘接层 1022以及第二 封装基板 102, 第一塑封体 40位于第一 芯片 20与被 动元 件 30周围 ， 并覆盖第一芯片 20以及被动元 件 30。待加工板材 1000 ±设置 有第 一连接柱 1033, 其中， 第一连接柱 1033贯穿第一 塑封体 40与第一绝 缘介 质层 104, 且第一连接柱 1033的柱底由 第一导体 薄膜 50构成。 其中， 第一开窗 口 1041处形成有第 二连接柱 1042,第一芯片 20以及被动 元件 30通过第二连 接 柱 1042与第一导 电线路 61互连。 其中， 第二开窗口 1051处形成有第三 连接柱 1052, 第一导电线路 61通过第三 连接柱 1052与第二导 电线路 62互连。 本实 施方式 中，为了实现 3D封装，还需要 将存储芯 片封装在 待加工 板材中 。 具体 地， 请参阅图 14, 图 14是本申请在待加工 板材上封 装存储 芯片的方 法一实 施方 式的流程 示意图 。 如图 14所示， 本实施方式 中， 具体封装方 法如下 ：

S31： 获取到上述 设置有 多层导 电线路的 待加工板 材。

S32： 去除第二封 装基板 ， 并在最外侧的 绝缘介质 层上贴 附第三封 装基板 。 本实 施方式 中， 去除第二封装基 板的同 时去除第 二释放 层以及第 二粘接层 。 进一 步地， 在第三绝 缘介质 层远离 第二导 电线路 的一侧表 面上涂 布第三释 放层 ， 获取到第三封 装基板 ， 并在第三封 装基板上 涂布第 三粘接 层， 将第三封 装基 板通过第 三粘接 层与待加 工板材 的第三释 放层键合 在一起 。 可 以理解地 ， 去除第二封装 基板是 为了对第 一导 电薄膜进 行蚀刻 以及贴装 存储 芯片， 继而对存储芯片进 行塑封 ， 以形成第二塑封 体。 可 以理解地 ， 贴附第三封装 基板可 以提高第 二塑封 体的机 械强度 ， 从而避 免第 二塑封体 在后续 钻孔时变 形。

S33： 在第一导体 薄膜上贴 附第四 干膜， 并对第一导 体薄膜 进行蚀刻 ， 以在 第一 导体薄膜 上形成 第三导 电线路。 本实 施方式 中， 第四干膜为抗 蚀感光膜 。

S34： 在第三导 电线路远 离第一塑 封体的 一侧表面 上贴装第 二芯片 。 本实 施方式 中， 第二芯片包括 存储芯片 。 其中 ， 第二芯片通过 半导体键 合金线与 第三导 电线路 电连接。

S35： 获取到塑封 材料， 在第一塑封 体、 第三导电线 路以及第 二芯片 上压合 塑封 材料， 以形成第二塑封体 。 本实 施方式 中， 第二塑封体 位于第 二芯片 周围， 并覆盖第 二芯片 、 第三导 电线 路以及第 一塑封 体。 本实 施方式 中， 塑封材料可 以为树脂 、 塑料、 膜料、 液态环氧等绝缘物质, 本 申请对此不 作限定 。

S36： 对第二塑封 体上的第 七预设 位置进行 钻孔处理 ， 直至露出第三 导电线 路远 离第一 塑封体的 一侧表面 ， 以形成第二盲 孔。 本实 施方式 中， 在形成第二盲 孔后， 采用化学镀铜的 方式或溅 射钛 /铜的方 式在 第二塑 封体远离 第三导 电线路 的一侧 表面以及 第二盲 孔的孔 壁上均 形成导 电种 子层， 以便后续电镀铜 。 在另 一实施方 式中 ， 在形成第二盲 孔后， 采用黑孔 、 黑影或氧化石 墨烯等 碳吸 附的方 式在第二 塑封体 远离第 三导电 线路的一 侧表面 以及第 二盲孔 的孔壁 上均 形成导 电种子层 ， 以便后续电镀 铜。 在又 一实施 方式中 ， 在形成第二盲 孔后， 采用导 电高分子 聚合物 涂覆的方 式在 第二塑 封体远离 第三导 电线路 的一侧 表面以及 第二盲 孔的孔 壁上均 形成导 电种 子层， 以便后续电镀铜 。

S37： 在第二塑封 体远离第 二芯片 的一侧表 面上贴 附第五干 膜， 并使第二塑 封体 上的第 八预设位 置裸露 ； 对贴附有第 五干膜 的待加工 板材进 行整板 电镀， 以在 第八预 设位置形 成第四导 电线路 。 其中 ， 第八预设位置为 需要形 成第四导 电线路 的位置 。 其中 ， 第五干膜为抗镀 感光膜 。 本实 施方式 中， 第四导电线 路不仅 包括第 八预设位 置形成 的电镀 镀层， 还 包括 第二塑 封体表面 未被蚀 刻的导 电种子 层。 具体的蚀刻 过程详 见上文 ， 此处 不再 赘述。 本实 施方式 中， 第二盲孔处 形成有 第四连接 柱， 第四导 电线路通 过第四 连 接柱 与第三导 电线路 互连。

S38： 重复以上增 层步骤 ， 直至获得所需要 的层数 ， 以获得线路板 。 本实 施方式 中， 继续获取绝 缘材料 ， 在第二塑封体 以及第 四导电 线路上 压 合绝 缘材料 ， 以形成第四绝 缘介质 层， 并对第四绝 缘介质 层上的 第九预 设位置 进行 开窗处理 ， 以在第四绝缘 介质层上 形成至 少一个第 四开窗 口。 进一 步地， 去除第三封装基 板的同 时去除第 三释放 层以及 第三粘 接层， 以 获取 线路板 。 具体 地， 请参阅图 15, 图 15是本申请线路板一 实施方 式的结构 示意图 。 如 图 15所示 ， 线路板 1100包括层 叠设置 的第三绝 缘介质层 106、 第二导电线路 62、 第二绝缘介 质层 105、 第一导电线路 61、 第一绝缘介质层 104、 第一芯片 20 与被动元 件 30、 第一塑封体 40、 第三导电线路 63、 第二芯片 70、 第二塑封 体 42、 第四导电线路 64以及第四绝 缘介质层 107。 第一塑封体 40位于第一芯 片 20与被动 元件 30周围， 并覆盖第一 芯片 20以及被动 元件 30o 第二塑封体 42 位于第二 芯片 70周围， 并覆盖第二芯 片 70、 第三导电线路 63以及第一塑 封 体 40。 线路板 1100 ±设置有第一连接 柱 1033, 其中， 第一连接柱 1033贯穿第 一塑 封体 40与第一绝缘 介质层 104,且第一连接 柱 1033的柱底 由第三导 电线路 63 构成。 其中， 第一开窗口 1041处形成有第 二连接 柱 1042, 第一芯片 20以及 被动 元件 30通过第二连 接柱 1042与第一导电线 路 61互连 。 其中， 第二开窗口 1051 处形成有 第三连接 柱 1052, 第一导电线路 61通过第 三连接 柱 1052与第二 导 电线路 62互连。 线路板 1100 ±还设置有 第四连接 柱 422, 其中， 第四连接柱 422 贯穿第二 塑封体 42, 第四导电线路 64通过第四连 接柱 422与第三导 电线路 互连 。 其中， 第二芯片 70通过半 导体键 合金线 71与第三导 电线路 63互连。 区别 于现有技 术， 本申请虽然 沿用 die first face down制程， 但相对现有技 术 中缺陷较 多的电镀 填深盲 孔， 本实施方 式通过预 先形成 第一导 电薄膜 ， 并使 第一 导体薄 膜直接 作为第一 盲孔 的孔底， 能够直接作为后 续电镀 第一连 接柱的 种子 层， 且由于第 一盲孔 的孔壁没 有种子 层， 因而在第一 盲孔中 灌注导 电物质 并形 成第一 连接柱 时， 孔壁不会镀 铜， 铜柱只会从 孔底生 成， 从而保证 了第一 连接 柱的质 量， 继而提高 了产品 的可靠性 以及良率 。 进一步地， 由于可以直接 在第 一塑封 体上钻 孔以形成 第一盲 孔， 因而无需使 用厚干 膜， 只需要正 常厚度 的干 膜来开 窗， 能够降低干 膜的获 取成本 和加工难 度， 从而提升 制备效 率以及 降低 制备成本 。 以上 所述仅 为本申请 的实施 方式， 并非因此限制本 申请 的专利范 围， 凡是 利用 本申请 说明书及 附图 内容所作 的等效 结构或等 效流程 变换， 或直接或间接 运用 在其他相 关的技 术领域 ， 均同理包括在本 申请的专 利保护 范围内 。