La présente invention concerne un convertisseur numérique de fréquence.

De tels convertisseurs numériques sont utilisés pour effectuer une conversion descendante de fréquence, transformant des échantillons réels provenant d'un convertisseur analogique-numérique et centrés sur une fréquence transposée f ₀ , en des échantillons complexes l/Q en bande de base, suivie d'un filtrage passe-bas et d'une décimation.

Ces convertisseurs numériques de fréquence sont souvent implémentés sur un circuit imprimé de type réseau de portes programmables, dit encore FPGA (en anglais « field-programmable gâte array »), opérant à une vitesse de traitement F _FPGA inférieure à la fréquence d'échantillonnage F _E du convertisseur analogique-numérique. La conversion de fréquence ne se fait donc pas en continu et en temps réel, ou bien il est nécessaire de limiter la fréquence d'échantillonnage par la fréquence de traitement F _FPGA si un traitement en continu et en temps réel est souhaité.

Il est parfois utilisé plusieurs blocs convertisseurs analogiques-numériques à des fréquences d'échantillonnage inférieure à F _F PGA pour avoir un équipement large bande, mais des problèmes de jonction entre les différents blocs se posent.

En référence au graphe de la figure 1 représentant en abscisse la fréquence d'échantillonnage F _E et en ordonnée la fréquence de traitement FFPGA _J et en notant FFPGA MAX la valeur maximale de traitement du FPGA, la zone hachurée Z1 est la zone exploitable en traitement continu et en temps réel, et la fréquence F _e i est la fréquence d'échantillonnage maximale utilisable pour un traitement continu et en temps réel.

II est donc souhaitable de disposer d'un convertisseur numérique permettant de réduire le nombre de calculs nécessaires à la conversion d'une part, et d'autre part d'effectuer le traitement, à la fréquence de traitement F _FPGA du FPGA rythmant le fonctionnement du convertisseur, des échantillons échantillonnés à une fréquence d'échantillonnage F _E supérieure à cette fréquence de traitement F _FPGA .

A cet effet, suivant un premier aspect, l'invention propose un convertisseur numérique de fréquence adapté pour recevoir des échantillons de signal et comprenant :

- au moins un bloc de transposition en fréquence adapté pour transposer en fréquence lesdits échantillons reçus ;

- au moins un bloc de filtrage adapté pour filtrer lesdits échantillons transposés et pour délivrer des échantillons filtrés y(n) vérifiant la formule y(n) =c(0).x(n) + c(1 ).x(n-1 ) + c(2).x(n-2)+... + c(p-1 ).x(n-p+1 ) + c(p).x(n-p) + c(p-1 ).x(n-p-1 )+...+...+c(1 ).x(n-2.p+1 ) + c(0).x(n-2.p), où x() sont les échantillons transposés et c(0),...c(p) sont des coefficients réels du filtre ; et

- un ensemble de mémoires,

ledit convertisseur de fréquences étant adapté pour, lors d'un cycle de détermination de la valeur de l'échantillon filtré y(n), effectuer les opérations de

- calcul des premiers termes c(0).x(n), c(1 ).x(n-1 ), c(2).x(n-2),..., c(p).x(n-p) en multipliant les coefficients et échantillons transposés respectifs, et stockage d'au moins certains desdits premiers termes calculés dans l'ensemble de mémoires ;

- lecture, dans l'ensemble de mémoires, d'au moins certains des seconds termes c(p-1 ).x(n-p-1 ),..., c(1 ).x(n-2.p+1 ), c(0).x(n-2.p), calculés et stockés lors de cycles précédents de détermination de la valeur d'échantillons filtrés y(n-m), avec m entier strictement positif ; et

- détermination de y(n) par sommation des premiers et seconds termes.

Un tel convertisseur, en exploitant les propriétés des filtres symétriques permet de diminuer le volume de calcul à réaliser et donc de limiter les ressources nécessaires pour la conversion.

Dans des modes de réalisation, le convertisseur numérique de fréquence suivant l'invention comporte en outre une ou plusieurs des caractéristiques suivantes :

- le convertisseur est adapté pour recevoir des échantillons réels échantillonnés de signal et pour délivrer des signaux complexes l/Q, issus du filtrage par le bloc de filtrage après transposition par le bloc de transposition desdits échantillons réels échantillonnés, ledit convertisseur comportant des chaînes parallèles de traitement des signaux I et des signaux Q, au moins une desdites chaînes de traitement I, Q comprenant V voies parallèles adaptées chacune pour effectuer une transposition de fréquence, ledit convertisseur de puissance étant adapté pour répartir sélectivement les échantillons réels entre lesdites voies, chaque échantillon réel étant fourni à la i ^eme voie, i = 1 à V, n étant un entier positif ;

le convertisseur est adapté pour fonctionner de manière cadencée par un signal d'horloge de fréquence, dite fréquence de fonctionnement, et adapté pour recevoir les échantillons réels échantillonnées selon une fréquence d'échantillonnage, V étant égal au quotient de la fréquence d'échantillonnage par la fréquence de fonctionnement ;

la transposition de fréquence comprend une multiplication des échantillons par un sinus ou cosinus de fréquence égale à F _e /4, V/2 voies délivrant ainsi des échantillons transposés toujours nuls ; au moins la k ^eme et j ^eme voies parallèles de ladite chaîne de traitement, k≠j et k, j entiers entre 1 et N, comprennent un sous-bloc de filtrage adapté pour déterminer le signal filtré y(N.n+i-1 ) =c(0).x(N.n+i-1 ) + c(1 ).x(N.n+i-1 -1 ) + c(2).x(N.n+i-1 -2)+... + c(p- 1 ).x(N.n+i-p)+ c(p).x(N.n+i-1 -p)+ c(p-1 ).x(N.n+i-1 -p-1 )...+c(1 ).x(N.n+i-1 -2.p+1 ) + c(0).x(N.n+i-1 -2.p), où x() sont les signaux issus de la transposition dans ladite chaîne de traitement, avec i = j sur la j ^eme voie, et i = k sur la k ^eme voie,

le sous-bloc de filtrage (12CM , 12Q_ ₂ ) de la k ^eme voie, respectivement de la j ^eme voie, étant adapté pour calculer les premiers termes c(0).x(N.n+i-1 ),...,c(p).x(N.n+i-1 -p) en multipliant les coefficients et échantillons transposés respectifs, pour stocker d'au moins certains desdits premiers termes calculés dans l'ensemble de mémoires et pour lire, dans l'ensemble de mémoires, au moins certains des seconds termes c(p-1 ).x(N.n+i-1 -p-1 ),..., c(0).x(N.n+i-1 -2.p), calculés et stockés lors de cycles précédents de détermination de la valeur d'échantillons filtrés y(n-m), avec m entier strictement positif, certains desdits seconds termes ayant été calculés par le sous-bloc de filtrage (12 _QJ , 12 _Q _ ₂ ) de la j ^eme voie, respectivement de la k ^eme voie.

Suivant un deuxième aspect, la présente invention propose un procédé de traitement dans un convertisseur de fréquence adapté pour recevoir des échantillons de signal, le procédé comprenant les étapes suivantes :

- réception des échantillons de signal ;

- transposition en fréquence desdits échantillons reçus ;

- filtrage desdits échantillons transposés, les échantillons filtrés y(n) vérifiant la formule y(n) =c(0).x(n) + c(1 ).x(n-1 ) + c(2).x(n-2)+... + c(p-1 ).x(n-p+1 ) + c(p).x(n-p) + c(p-1 ).x(n-p- 1 )+...+...+c(1 ).x(n-2.p+1 ) + c(0).x(n-2.p), où x() sont les échantillons transposés et c(0),...c(p) sont des coefficients réels du filtre ;

ledit procédé de traitement comprenant les étapes suivantes, lors d'un cycle de détermination de la valeur de l'échantillon filtré y(n) :

- calcul des premiers termes c(0).x(n), c(1 ).x(n-1 ), c(2).x(n-2),..., c(p).x(n-p) en multipliant les coefficients et échantillons transposés respectifs, et stockage d'au moins certains desdits premiers termes calculés dans un ensemble de mémoires ;

- lecture, dans l'ensemble de mémoires, d'au moins certains des seconds termes c(p-1 ).x(n-p-1 ),..., c(1 ).x(n-2.p+1 ), c(0).x(n-2.p), calculés et stockés lors de cycles précédents de détermination de la valeur d'échantillons filtrés y(n-m), avec m entier strictement positif ; et

- détermination de y(n) par sommation des premiers et seconds termes. Ces caractéristiques et avantages de l'invention apparaîtront à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple, et faite en référence aux dessins annexés, sur lesquels :

- la figure 1 représente un graphe illustrant la relation entre la fréquence d'échantillonnage et la fréquence de traitement dans l'art antérieur d'une part et selon l'invention d'autre part ;

- la figure 2 est une vue d'un convertisseur de fréquence de type descendant dans un mode de réalisation de l'invention ;

- la figure 3 est une vue détaillée d'un convertisseur de fréquence de type descendant dans un mode de réalisation de l'invention ;

- la figure 4 est un organigramme d'étapes mises en œuvre dans un mode de réalisation de l'invention.

La figure 2 est une vue d'un convertisseur de fréquence de type descendant 10 dans un mode de réalisation de l'invention.

Le convertisseur de fréquence de type descendant 10 ou DDC 10 (en anglais

« Digital Down Converter ») est adapté pour recevoir en entrée des échantillons réels z(n) en bande transposée.

Le DDC 10, en anglais « Digital Down Converter ») est adapté pour délivrer en sortie des échantillons complexes Z(n) en bande de base, i.e dont le spectre est centré sur O.

z(n) est l'échantillon correspondant au temps d'échantillonnage t _n = n/F _e et Z(n) est l'échantillon délivré à T _in it+n/Fe OÙ n est un entier positif et l'instant d'échantillonnage initial.

Chaque échantillon complexe s'écrit Z(n) = l(n) +i.Q(n), où l(n) est la composante en phase et Q(n) est la composante en quadrature.

Le spectre de ces échantillons z(n) est ainsi centré autour de la fréquence porteuse f ₀ .

La fréquence d'échantillonnage F _e de ces échantillons z(n) est par exemple la fréquence d'échantillonnage d'un convertisseur analogique-numérique situé en amont du DDC 10.

Le DDC 10 est partie intégrante d'un FPGA et ses opérations sont rythmées par un signal d'horloge du FPGA ayant une fréquence égale à F _FPGA , nommée fréquence de traitement.

Le DDC 10 est adapté pour traiter en continu et en temps réel les échantillons z(n) reçu. Le DDC 10 comporte une voie de traitement V, et une voie de traitement V _Q .

Le DDC 10 est adapté pour fournir chaque échantillon réel z(n) en entrée de chaque voie de traitement V, et V _Q . Le DDC 10 comprend, sur la voie V,, un bloc de transposition en bande de base, 1 1 1, un filtre passe-bas 12, et un bloc décimateur 13|.

Le DDC 10 comprend, sur la voie V _Q , un bloc de transposition en bande de base, 1 1 a, un filtre passe-bas 12 _Q et un bloc décimateur 13 _Q .

Le bloc de transposition de fréquence 1 1 1 est adapté pour multiplier un échantillon réel z(n) reçu en entrée par une fonction cosinus à la fréquence f ₀ : cos(2 ^ f ₀ t _n ).

Le bloc de transposition de fréquence 1 1 _Q est adapté pour multiplier un échantillon réel z(n) par une fonction sinus à la fréquence f ₀ : -sin(2 ^ f ₀ t _n ).

Chaque bloc décimateur 13i, 13 _Q est adapté pour réduire le nombre d'échantillons, dans le cas considéré le nombre d'échantillons est réduit d'un facteur 2. Cette décimation réduit le cadencement sur la voie I, respectivement Q, de 800 MHz à 400 MHz.

Dans le cas considéré, chaque filtre 12,, 12 _Q est un filtre à réponse impulsionnelle finie, dit filtre FIR (en anglais « Finite Impulse Response filter »).

La sortie y(n) de chacun de ces filtres 12,, 12 _Q s'écrit sous la forme d'une même combinaison linéaire fonction du signal d'entrée x(n) du filtre:

y(n) = c(0).x(n) + c(1 ).x(n-1 ) + c(2).x(n-2)...+ c(M-1 ).x(n-M+1 ) (formule 1) où M est un nombre entier positif.

Dans le mode de réalisation décrit, chaque filtre est un filtre symétrique, avec les propriétés suivantes :

- le nombre M de coefficients est impair: M= 2.p+1 avec p entier positif ;

- les coefficients sont des nombres réels et sont symétriques c(i) = c(2.p-i) i = 0 à p ;

- les coefficients impairs sont nuls sauf le coefficient impair parmi c(p) et c(p+1 ). Dans le mode de réalisation décrit, chaque filtre est en outre normalisé par la valeur du coefficient central c(p).

La formule donnant y(n) peut donc s'écrire :

y(n) =c(0).x(n) + c(1 ).x(n-1 ) + c(2).x(n-2)+... + c(p-1 ).x(n-p+1 ) + c(p).x(n-p) + c(p- 1 ).x(n-p-1 )...+c(1 ).x(n-2.p+1 ) + c(0).x(n-2.p).

On remarque que les p derniers termes de la combinaison linéaire, à compter du terme c(p-1 ).x(n-p-1 ) jusqu'au terme c(0).x(n-2.p) sont des termes utilisés pour déterminer des sorties précédentes du filtre :

c(0).x(n-2.p) entre dans le calcul de y(n-2.p),

c(1 ).x(n-2.p+1 ) entre dans le calcul de y(n-2.p+2),

c(p-1 ).x(n-p-1 ) entre dans le calcul de y(n-2) ; et

plus généralement c(i).x(n-2p+i) entre dans le calcul de y(n-2p+2i), i = 0 à p-1 . Similairement, les p premiers termes de la combinaison linéaire, à compter du terme c(0).x(n) jusqu'au terme c(p-1 ).x(n-p+1 ) sont des termes utilisés pour déterminer des sorties ultérieures du filtre.

Selon un aspect de l'invention, le nombre de multiplications à réaliser, et donc le nombre de multiplicateurs à mettre en place sera réduit par la mise en place lors du calcul d'une sortie y(n) de filtre, de mémorisation des p premiers termes de la combinaison linéaire suite à leur calcul, appelés ci-après résultats intermédiaires, et de l'extraction et réutilisation des résultats intermédiaires précédemment mémorisés lors du calcul de sorties précédentes, pour déterminer les p derniers termes de la combinaison linéaire.

Le DDC 10 selon l'invention est adapté pour réaliser les traitements sur chaque voie parallèle à la fréquence F _FPGA et délivrer en sortie un flux I et un flux Q, chaque flux étant un flux continu et en temps réel d'échantillons à F _e /2.

Dans le cas particulier considéré :

- p est choisi égal à 27, le nombre de coefficients est donc égal à 55 ;

- les coefficients sont les suivants : c(0), c(1 ), c(2), c(25), c(26), c(27), c(28), c(29), ..., c(52), c(53), c(54) ;

- c(0), c(2), c(52), c(54) valent entre -1 et 1 après normalisation par le coefficient central c(27);

- les coefficients impairs sont nuls c(1 )=c(3)= ... =c(25)=c(29)= ... =c(51 )=c(53)=0 sauf c(27) égal à 1 suite à la normalisation des coefficients ;

- la fréquence transposée f ₀ est égale à 200 MHz, la fréquence d'échantillonnage F _E est égale à 800 MHz, la fréquence F _F PGA de traitement du FGPA est égale à 200 MHz.

Mais l'invention peut bien sûr être mise en œuvre avec d'autres valeurs pour p et ces fréquences.

Des échantillons successifs y(n), y(n+1 ) sur la voie I en sortie du filtre 12, s'écrivent donc en fonction des échantillons x(i) en entrée du filtre 12, du fait que la transposition donne lieu à un échantillon égal à 0 tous les deux échantillons du fait de la valeur des

γ(η ^' ) = c(0) * x(n) + O * 0 + c (2) * X(H - 2) + 0 * 0 +— + 0 * 0 + c(26) * x(w. - 26) + 1 * O

+ c(2B) * x(n— 28) + 0 * O + ^■■■ + c(52) * x(n - 52) + 0 * 0 + e(54)

* x(n— 54)

comme les échantillons nuls en entrée suite à la transposition et les coefficients nuls se superposent et y(n) est une somme de 28 termes ; et y(n + 1) = c(O) * O + O * x(n) + c(2) * 0 + 0 * x{n - 2) + - + c(26) * 0 + 1 * x (n - 26)

+ e{28) * & +■·■ + ù * x(n— 52) + c(54) * 0 Du fait de l'annulation des termes à l'exception d'un terme, soit par échantillons nuls soit par coefficients nuls, y(n+1 ) = x(n-26). Il n'y a donc aucun calcul à faire, juste un retard est appliqué.

Des échantillons successifs y(n), y(n+1 ) sur la voie Q en sortie du filtre 12 _Q s'écrivent donc similairement en fonction des échantillons x(i) en entrée du filtre 12 _Q du fait que la transposition donne lieu à un échantillon égal à tous les deux échantillons du fait de la valeur des 2 π ί ₀ '■ y(n) = x(n-27) et y(n+1 ) s'écrit comme une somme de 28 termes.

La décimation des échantillons par 2 revient à ne conserver qu'un échantillon sur 2, i.e. suivant les modes de réalisation soit y(n) ou y(n+1 ).

Dans le cas considéré décrit ci-dessous, il est considéré que les échantillon y(n) sont supprimés et les échantillons y(n+1 ) sont conservés, ce qui induit la mise en œuvre d'un retard sur la voie I et d'un filtre FIR à 28 coefficients comme décrit ci-dessous.

Les coefficients étant symétriques (c(0) = c(54), c(1 )=c(53)=0, c(2)=c(52), ...), ceci implique donc 14 multiplications.

La figure 3 illustre un mode de réalisation particulier du DDC 10 représenté en figure 2.

Le DDC 10 dans ce mode de réalisation comprend un distributeur 15 adapté pour recevoir les échantillons z(n) à la fréquence F _e =800 MHz et pour traiter les échantillons N par N, avec N = F _e / F _FPGA , ici N= 4.

Le traitement de ce distributeur 15 comprend la fourniture en parallèle de chacun de ces N échantillons en entrée de la voie V, et la fourniture en parallèle de chacun de ces N échantillons en entrée de la voie V _Q .

La voie V, du DDC 10 comprend ainsi N sous-voies V _L0 ,..., V _LN -i .

Chaque sous-voie V _Li i =0 à N-1 , reçoit sélectivement les échantillons z(kN+i), avec k entier naturel.

Chaque sous-voie V _u est adaptée pour effectuer en parallèle des autres sous- voies de la voie V,, la transposition de fréquence en bande de base par la multiplication par cos(2 ^ f ₀ t _n ) dans un bloc de transposition en bande de base 1 1 _Li , et le filtrage FIR par un bloc de filtrage 12 _Li .

Similairement, la voie V _Q du DDC 10 comprend ainsi N sous-voies V _Q _ ₀ ,..., V _Q _ _N -i . Chaque sous-voie V _QJ i =0 à N-1 , reçoit sélectivement les échantillons z(kN+i), avec k entier naturel.

Chaque sous-voie V _QJ est adaptée pour effectuer en parallèle des autres sous- voies de la voie V _Q , la transposition de fréquence en bande de base par la multiplication par -sin(2 f ₀ t _n ) dans un bloc de transposition en bande de base 1 1 _QJ , et le filtrage FIR par un bloc de filtrage 12 _QJ .

Les blocs de filtrage 12 _QJ et 12 _{Q 3} sont en outre adaptés pour calculer et mémoriser des résultats intermédiaires, par exemple dans des registres à décalage et communiquer entre eux ces résultats intermédiaires, par exemple par l'intermédiaire de moyens d'entrée/sortie desdits registres accéder.

Dans le cas particulier considéré avec les valeurs indiquées ci-dessus pour p et les fréquences, du fait que F _e /f ₀ = 4, il s'avère que la transposition en bande de base sur les sous-voies V _L1 , V _L3 , V _Q _ ₀ et V _Q _ ₂ délivre toujours une valeur nulle. En conséquence, dans le cas particulier considéré, le DDC 10 ne comporte en réalité dans chacune des voies V| et V _Q que N/2 = 2 sous-voies : V _L0 et V _L2 dans la voie V, et V _QJ et V _Q _ ₃ dans la voie V _Q .

Dans le mode de réalisation considéré, du fait que F _e /f ₀ = 4, que t _n = n/F _e et des signaux reçus sur chaque sous-voie :

- sur la voie V, ₀ , la multiplication par cos(2 ^ f ₀ t _n ) dans le bloc de transposition en bande de base 1 1 _L0 équivaut à la multiplication par un facteur 1 ;

- sur la voie V, ₂ , la multiplication par cos(2 ^ f ₀ t _n ) dans le bloc de transposition en bande de base 1 1 _L2 équivaut à la multiplication par un facteur -1 ;

- sur la voie V _Q j , la multiplication par -sin (2 f ₀ t _n ) dans le bloc de transposition en bande de base 1 1 _QJ équivaut à la multiplication par un facteur -1 ;

- sur la voie V _Q _ ₃ , la multiplication par -sin(2 f ₀ t _n ) dans le bloc de transposition en bande de base 1 1 _Q _ ₃ équivaut à la multiplication par un facteur 1 .

Sur les sous-voies V _L0 et V _L2 , l'application du filtrage équivaut à l'application d'un retard par l'application de la fonction de transfert z ¹³ : si on appelle l ₀ la sortie du filtre sur la sous-voie V _L0 et \ ₂ la sortie du filtre sur la sous-voie V _L2 : l ₀ (n=4k)= z(n-14) et l ₂ (n=4k+2)= z(n-12) En effet, le retard théorique correspond à p-1 (= 26) comme indiqué précédemment divisé par deux suite à l'opération de décimation, soit (p-1 )/2 (= 13) ; comme le calcul de filtrage sur la voie Q dure plus longtemps que 13 cycles d'horloge, la voie I est en outre retardée de manière à être synchronisée avec la voie Q.

Les échantillons issus du passage en bande de base de la voie V _QJ et de la voie

V _{Q 3} sont fournis en entrée de chaque bloc de filtrage FIR 12 _QJ et 12 _{Q 3}

Le bloc de filtrage 12 _QJ sur la sous-voie V _QJ est adapté pour déterminer le résultat de la combinaison linéaire ; si on appelle C^ la sortie du filtre sur la sous-voie V _QJ :

Q ₁ (n=4k+1 )= -c(0)z(4k+1 ) + c(2)z(4k-1 ) -c(4)z(4k-3) ...+ c(26)z(4k-25) - c(26)z(4k-27)...- c(0)z(4k-53). Pour ce faire, il est adapté pour calculer chaque terme de la première moitié de la combinaison linéaire, i.e. les termes c(0)z(4k+1 ), c(2)z(4k-1 ), c(4)z(4k-3) c(26)z(4k-25) en fonction des coefficients du filtre c(0), c(26) et des échantillons en bande de base reçus -z(4k+1 ), + z(4k-1 )..., z(4k-25), et pour mémoriser comme résultat intermédiaire le résultat de chacun de ces termes. Chacun de ces résultats intermédiaires mémorisés est rendu accessible en outre au bloc de filtrage 12 _Q _ _3.

Le bloc de filtrage 12 _QJ est en outre adapté pour extraire des mémoires dans lesquelles ils ont été précédemment stockés, les termes de la deuxième moitié de la combinaison linéaire, i.e. c(26)z(4k-27), c(24)z(4k-29),...,c(0)z(4k-53), et pour déterminer la somme des termes de la première moitié et des termes de la deuxième moitié moyennant la prise en compte des signes de ces termes.

Similairement, le bloc de filtrage 12 _Q _ ₃ sur la sous-voie V _Q _ ₃ est adapté pour déterminer le résultat de la combinaison linéaire ; si on appelle Q ₃ la sortie du filtre sur la sous-voie V _Q _ ₃ :

Q ₃ (n=4k+3)= c(0)z(4k+3) - c(2)z(4k+1 ) +c(4)z(4k-1 ) c(26)z(4k-23) + c(26)z(4k-25)...+ c(0)z(4k-51 ).

Pour ce faire, il est adapté pour calculer chaque terme de la première moitié de la combinaison linéaire, i.e. les termes c(0)z(4k+3), c(2)z(4k+1 ), c(4)z(4k-1 ) c(26)z(4k- 23) en fonction des coefficients du filtre c(0), c(26) et des échantillons en bande de base reçus z(4k+3), z(4k+1 )..., -z(4k-23), et pour mémoriser comme résultat intermédiaire le résultat de chacun de ces termes. Chacun de ces résultats intermédiaires mémorisés est rendu accessible en outre au bloc de filtrage 12CM .

Le bloc de filtrage 12 _Q _ ₃ est en outre adapté pour extraire des mémoires dans lesquelles ils ont été précédemment stockés, les termes de la deuxième moitié de la combinaison linéaire, i.e. c(26)z(4k-25), c(24)z(4k-27),...,c(0)z(4k-51 ), et pour déterminer la somme des termes de la première moitié et des termes de la deuxième moitié moyennant la prise en compte des signes de ces termes.

Le DDC 10 délivre ainsi, simultanément, en sortie de la voie I, les échantillons l ₀ (n=4k) et l ₂ (n=4k+2) et, en sortie de la voie Q, les échantillons Q ₁ (n=4k+1 ) et Q ₃ (n=4k+3).

On considère que les échantillons I pairs du DDC 10 sont fournis par la sous-voie l ₀ , que les échantillons I impairs du DDC 10 sont fournis par la sous-voie \ ₂ , que les échantillons Q pairs du DDC 10 sont fournis par la sous-voie Q _{1 ;} que les échantillons Q impairs du DDC 10 sont fournis par la sous-voie Q ₃ .

L'invention propose, suivant un aspect, un procédé de traitement dans un convertisseur de fréquence. Dans un mode de réalisation, en référence à la figure 4, les étapes suivantes sont mises en œuvre.

Dans une étape 101 , les échantillons z(n) à la fréquence F _E =800 MHz sont reçus dans le DDC 10 et fournis en parallèle, N par N, en entrée de la voie V, et en entrée de la voie V _Q .

Dans une étape 102, dans chaque sous-voie V _PJ en parallèle des autres sous- voies de la voie V,, la transposition de fréquence en bande de base par la multiplication par cos(2 ^ f ₀ t _n ) dans un bloc de transposition en bande de base 1 1 _Li est réalisée, P=l ou Q et i =0 à N-1 .

Chaque sous-voie V _PJ reçoit sélectivement les échantillons z(kN+i), avec k entier naturel.

Les échantillons issus de la transposition effectuée dans une sous-voie V _PJ sont fournis aux autres sous-voies de la même voie V _P .

Dans une étape 103, dans chaque sous-voie V _PJ en parallèle des autres sous- voies de la voie V _P , les échantillons filtrés P(kN+i) sont déterminés à l'aide de la formule P(kN+i) =c(0).x(kN+i) + c(1 ).x(kN+i -1 ) + c(2).x(kN+i -2)+... - c(p).x(kN+i -p) + c(p).x(kN+i - p-1 )...+c(1 ).x(kN+i -2.p+1 ) + c(0).x(kN+i -2.p), où x(n) est le résultat de la transposition de fréquence de l'échantillon z(n).

Les résultats intermédiaires déterminés dans chaque sous-voie sont mémorisés et communiqués et/ou accessibles entre sous-voies d'une même voie pour réutilisation dans des étapes de détermination des valeurs des échantillons filtrés de rang supérieur.

Dans une étape 104, les échantillons l ₀ (n=4k) et l ₂ (n=4k+2) et, en sortie de la voie Q, les échantillons ) et Q ₃ (n=4k+3) sont délivrés simultanément en sortie du DDC 10.

Bien entendu, les modes de réalisation spécifiques décrits plus haut en référence à la figure 3 peuvent également être implémentés par le procédé selon l'invention.

Le convertisseur selon la présente invention permet ainsi de traiter en flux continu les échantillons réels échantillonnées à F _E , ici 800 MHz, à la fréquence F _FP GA de traitement du FGPA, ici 200 MHz, délivrant un flux continu et en temps réel d'échantillons I à F _e /2, ici 400 MHz, et délivrant un flux continu et en temps réel d'échantillons Q à F _e /2.

En référence à nouveau au graphe de la figure 1 , la zone recouverte par des points Z2 est la zone exploitable en traitement continu et en temps réel selon l'invention. La limitation apportée à la fréquence d'échantillonnage utilisable pour un traitement continu et en temps réel correspond à la vitesse d'échantillonnage maximale du convertisseur analogique-numérique en amont du convertisseur de fréquence et n'est plus limitée par le FPGA. La parallélisation des traitements sur plusieurs sous-voies I et plusieurs sous-voies Q, l'exploitation des propriétés du filtre et la mémorisation et réutilisation de résultats intermédiaires permettent à la fois de réaliser les traitements à des vitesses réduites, que peuvent supporter les FPGA, et de limiter le nombre des ressources nécessaires.

On notera que la parallélisation des traitements sur plusieurs sous-voies I et plusieurs sous-voies Q peut être mise en œuvre dans un convertisseur selon l'invention, et ce sans qu'il soit mis en œuvre de mémorisation et réutilisation de résultats intermédiaires.

Réciproquement, la mémorisation et réutilisation de résultats intermédiaires, exploitant les propriétés des filtres symétriques peuvent être mise en œuvre dans un convertisseur de fréquence selon l'invention sans qu'il soit mis en œuvre de parallélisation des traitements sur plusieurs sous-voies I et plusieurs sous-voies Q. En particulier, il a été décrit ci-dessus une application à un convertisseur de fréquence de type descendant, mais l'exploitation des propriétés des filtres symétriques selon l'invention peut dans un autre mode de réalisation être mise en œuvre dans un convertisseur de fréquence de type ascendant.

Dans le mode de réalisation particulier décrit ci-dessus en référence, il a été considéré une fréquence transposée f ₀ de 200 MHz, une fréquence d'échantillonnage F _e de 800 MHz et une fréquence de traitement F _F PGA de 200 MHz. Bien entendu, l'invention peut être mise en œuvre pour d'autres valeurs de ces fréquences.

N étant égal au quotient F _e / F _F PGA, le traitement sera typiquement parallélisé sur N voies pour la voie I, et sur N voies pour la voie Q. La fréquence de traitement F _F PGA fixe ainsi le nombre N de voies parallèles à mettre en place, qui pourra ainsi être égal notamment à une puissance de 2 : 2, 4, 8, 16 etc.

Dans des modes de réalisation, la valeur de la fréquence transposée f ₀ sera en outre fixée égale à F _e /4, comme dans le mode de réalisation particulier décrit, de manière à ce que tous les échantillons délivrés par certaines de ces voies parallèles soient systématiquement nuls, de manière à réaliser ainsi, de façon simple, une décimation et à réduire le nombre de sous-voies parallèles.

Par ailleurs le filtre FIR considéré avait des coefficients normalisés par rapport au coefficient central et était symétrique. L'implémentation proposée permet de modifier aisément le nombre de ses coefficients. La valeur de ces derniers dépend de la fréquence d'échantillonnage F _e et est donc à adapter en conséquence. Dans d'autres modes de réalisation, les coefficients ne sont pas normalisés, la réutilisation des résultats intermédiaires pouvant bien entendu être mise en œuvre également dans ce cas. Dans le cas d'un mode de réalisation de l'invention avec un filtre FIR non symétrique, les résultats intermédiaires ne peuvent pas être réutilisés. Dans ce cas, le nombre de multiplieurs nécessaires à la mise en œuvre du filtrage est doublé.