Die Erfindung betrifft eine Logikschaltung nach den gleichlau¬ tenden Oberbegriffen der Patentansprüche 1 und 5.

Eine digitale Logikschaltung dieser Art ist aus der Veröffent¬ lichung mit dem Titel "A VLSI Fuzzy Logic Controller With Re- configurable, Cascadable Architecture" von H. Watanabe et al aus IEEE Journal of Solid-State Circuits, Volume 25, No. 2, April 1990 (Seite 376 bis 382) bekannt. Dabei handelt es sich um relativ detaillierte Angaben zum Aufbau eines Fuzzy Logic Controllers, wobei unter anderem schaltungstechnische Angaben zur Realisierung von unscharfen Operatoren (Minimum bzw. Maxi¬ mum) enthalten sind. Die digitalen Logikschaltuπgen (Minimum- bzw. Maximum-Funktion) sind relativ einfach aufgebaut und be¬ sitzen eine mehrstufige serielle Struktur, die beginnend mit den LSB's der Eingangsworte und endend mit den MSB 's der Ein¬ gangsworte erst dann gültige Bits eine Ausgangswortes ermög¬ lichen, wenn das MSB des Ausgangswortes vorliegt.

Der Erfindung liegt die Aufgabe zugrunde, eine digitale Logik¬ schaltung anzugeben, bei der eine Verarbeitung mit der Ver¬ knüpfung der MSB's der beiden Eingangsworte beginnt und weite¬ re Bits des Ausgangswortes mit fallender Wertigkeit zeitlich nacheinander erzeugbar sind. Die Aufgabe wird erfindungsgemaß durch die in den kennzeichnenden Teilen der Patentansprüche 1 und 5 angegebenen Merkmale gelöst.

Die Patentansprüche 2 bis 4 und 6 bis 8 sind auf bevorzugte Ausbildungen der erfindungsgemäßen Schaltungsanordnung ge¬ richtet.

Die Erfindung wird nachfolgend anhand der Zeichnung näher er¬ läutert. Dabei zeigt

Figur 1 ein Blockschaltbild einer erfindungsgemäßεn digitalen Logikschaltung mit vier Stufen und drei Übertragslei¬ tungen,

Figur 2 ein Schaltbild einer Stufe der digitalen Logikschal- tung nach Figur 1,

Figur 3 ein Blockschaltbild einer erfindungsgemäßen digitalen Logikschaltung mit vier Stufen und zwei Übertragslei¬ tungen,

Figur 4 ein Schaltbild einer ungeradzahligen Stufe der digita¬ len Logikschaltung nach Figur 3 und

Figur 5 ^" ein Schaltbild einer geradzahligen Stufe der digitalen Logikschaltung nach Figur 3.

Figur 1 zeigt ein Blockschaltbild einer erfindungsgemäßen di¬ gitalen Logikschaltung zur Realisierung unscharfer Operatoren, die aus vier Stufen SOL ... S3M besteht, die beginnend mit einer höchstwertigen Stufe S3 für das MSB mit Hilfe von drei Übertragsleitungen in Reihe geschaltet sind. Jede ^' Stufe besitzt im allgemeinen zwei Eingänge für die jeweiligen Bits AO ... A3 und BO ... B3 der Eingangsworte, drei Übertragseingänge für ein Kleiner-Vergleichssignal ein Größer-Vergleichεsignal und ein Gleich-Vergleichssignal, drei Übertragsausgänge für ein Kleiner-Ausgangssignal, ein Größer-Ausgangssignal und ein Gleich-Ausgangssignal und einen Ausgang für das jeweilige Bit des Ausgangswortes.

In der höchstwertigen Stufe S3M wird aus den beiden höchstwer¬ tigen Bits A3 und B3, dem Kleiner-Eingangssignal SI3, dem GrÖßer-Eingangssignal GI3 und dem Gleich-Eingangssignal EI3 ein Kleiner-Ausgangssignal S03, ein Größer-Ausgangssignal G03, ein Gleich-Ausgangssignal E03 und das höchstwertige Bit C3 des

Ausgangswortes gebildet. Das höchstwertige Bit des Ausgangs¬ wortes liegt also bereits zu diesem Zeitpunkt fest. Durch die Reihenschaltung der Stufen S3M ... SOL wird das Kleiner-Aus- ^■ gangssignal S03 zu einem Kleiner-Eingangssignal SI2 einer nächst niedrigeren Stufe S2, das Größer-Ausgangssignal G03 zum Größer-Eingangssignal GI2 der nächst niedrigeren Stufe S2 und das Gleich-Ausgangssignal E03 zum Gleich-Eingangssignal EI2 der nächst niedrigeren Stufe S2. In der nächst niedrigeren Stufe S2 werden nun aus den nächst niedrigeren Bits A2 und B2, dem Kleiner-Eingangssignal SI2, dem Grδßer-Eingangssignal GI2 und dem Gleich-Eingangssignal EI2 ein Kleiner-Ausgangssignal S02, ein Größer-Ausgangssignal G02, ein Gleich-Ausgangssignal E02 und das nächst niedrigere Bit C2 des Ausgangswortes er- zeugt. In entsprechender Weise wird- nun das Kleiner-Ausgangs¬ signal S02 zum Kleiner-Eingangssignal SI1 der Stufe Sl, das Größer-Ausgangssignal G02 zum Größer-Eingangssignal GI1 der Stufe Sl, das Gleich-Ausgangssignal E2 zum Gleich-Eingangssi¬ gnal El der Stufe Sl. In der Stufe Sl wird aus den bezogen auf die Bits A2 und B2 nächst niedrigerwertigen Bits AI und Bl der beiden Eingangsworte, dem Kleiner-Eingangssignal SI1, dem Größer-Eingangssignal GI1 und dem Gleich-Eingangssignal Eil ein Kleiner-Ausgangssignal SOI, ein Größer-Ausgangssignal G01 und ein Gleich-Ausgangssignal G01 neben dem bezogen auf das Ausgangsbit C2 nächst niedrigerwertigen Bit Cl des Ausgangs¬ wortes erzeugt. Das Kleiner-Ausgangssignal SOI wird zum Klei¬ ner-Eingangssignal SIO der niedrigstwertigen Stufe SOL, das Größer-Ausgangssignal G01 wird zum Größer-Eingangssignal GIO der niedrigstwertigen Stufe SOL und das Gleich.-Ausgangssignal E01 wird zum Gleich-Eingangssignal EIO der niedrigstwertigen Stufe SO. In der niedrigstwertigen Stufe SOL wird aus den niedrigstwertigen Bits AO und BO der beiden Eingangsworte dem Kleiner-Eingangssignal SIO, dem Größer-Eingangssignal GIO und dem Gleich-Eingangssignal EIO das niedrigstwertige Bit CO des Ausgangswortes gebildet. Ein Kleiner-Ausgangssignal SOO, ein Größer-Ausgangssignal G00 und ein Gleich-Ausgangssignal EOO der niedrigstwertigen Stufe SOL ist nicht erforderlich, da keine niedrigerwertige Stufe existiert, die Signale SOO, GOO und EOO werden jedoch erzeuπt, sofern für die niedrigstwertige

Stufe SOL keine vereinfachte Stufe verwendet wird. Da die höchstwertige Stufe S3M keine Vorgängerstufe besitzt ist das Kleiner-Eingangssignal SI3 und das Größer-Eingangssignal GI3 dauerhaft mit Logisch Null versorgt und das Gleich-Eingangssi¬ gnal EI3 dauerhaft mit logisch Eins versorgt.

In Figur 2 ist das Schaltbild einer Stufe der digitalen Logik¬ schaltung zur Realisierung unscharfer Operatoren gemäß Figur 1 dargestellt. Jede Stufe besteht im allgemeinen aus einer Anti¬ valenzschaltung AV3, einem Bitmultiplexer MUX3 und einem Schal¬ tungsteil zur Bildung eines Kleiner-Ausgangssignal SO, eines Größer-Ausgangssignals GO und eines Gleich-Ausgangssignals EO. Die gesamte Schaltungεstufe ist in Nand/Nor-Technik aufgebaut, da dies eine schaltungstechnisch einfache Realisierung ermög¬ licht. In der Antivalenzschaltung AV3 wird ein Bit A des ersten Eingangswortes durch einen Inverter 1 invertiert, wobei ein invertiertes Eingangsbit NA gebildet und in entsprechender Weise ein Bit B des zweiten Eingangswortes durch einen Inver- ter 2 invertiert, wobei ein invertiertes Eingangsbit NB gebil¬ det wird. Aus den beiden invertierten Eingangsbits NA und NB wird mit Hilfe eines Nor-Gatters 3 ein Und-Signal AB erzeugt. In der Antivalenzschaltung AV3 wird ferner durch ein Nor-Gat- ter 4 das Bit A des ersten Eingangswortes mit dem Bit B des zweiten Eingangswortes verknüpft und ein Ausgangssignal des Nor-Gatters 3 mit einem Ausgangssignal des Nor-Gatters 4 durch ein Nor-Gatter 5 zu einem Antivalenz-Signal ANEB zusammenge¬ faßt. Der Bitmultiplexer MUX3 besteht aus drei Nand-Gattern 16, 17 und 18 deren Ausgänge durch ein Dreifach-Nand 19 zu einem Multiplexerausgang zusammengefaßt sind, der gleichzeitig den Ausgang der jeweiligen Stufe darstellt. Durch das Nand-Gat- ter 18 wird das Bit A mit einem Kleiner-Eingangssignal Sl, durch das Nand-Gatter 16 das Bit B mit einem Größer-Eingangs¬ signal GI und durch das Nand-Gatter 17 das in der Antivalenz- Schaltung AV3 erzeugte Signal AB mit einem Gleich-Eingangssi¬ gnal EI verknüpft. Eine Stufe die nur aus der Antivalenzver¬ knüpfung AV3 und dem Bitmultiplexer MUX2 besteht stellt ge¬ wissermaßen eine vereinfachte Stufe dar, die sich als nie¬ drigstwertige Stufe SOL eignet, da hier das Kleiner-Ausgangs-

Signal SO, das Größer-Ausgangssignal GO und das Gleich-Aus¬ gangssignal EO nicht benötigt werden. In einer allgemeinen Stufe sind jedoch zusätzlich drei Nor-Gatter 6, 7 und 15, drei Inverter 9, 12 und 14 und vier Nand-Gatter 8, 10, 11 und 13 zusätzlich erforderlich. Das Kleiner-Ausgangssignal SO wird dabei so gebildet, daß das Kleiner-Eingangssignal Sl über den Inverter 9 einem ersten Eingang des Nand-Gatters 10 zugeführt wird, dessen zweiter Eingang mit dem Ausgang des Nand-Gatters 8 verbunden ist und an dessen Ausgang das Kleiner-Ausgangssi¬ gnal verfügbar ist. Ein Eingang des Nand-Gatters 8 ist mit dem Gleich-Eingangssignal EI versorgt und ein zweiter Eingang mit einem Ausgang des Nor-Gatters 7 verbunden, das seinerseits an einem Eingang das Bit A und an einem weiteren Eingang das durch den Inverter 2 gebildete Signal NB erhält. Ähnlich wie beim Kleiner-Ausgangssignal wird beim Größer-Ausgangssignal GO einem ersten Eingang des Nand-Gatters 13 über den Inverter 12 das Größer-Eingangssignal GI zugeführt und einem zweiten Ein¬ gang des Nand-Gatters 13 ein Ausgangssignal des Nand-Gatters 11 zugeführt, wobei der Ausgang des Nand-Gatters 13 das Größer- Ausgangssignal führt. Der Eingang des Nand-Gatters 11 ist mit dem Gleich-Eingangssignal EI und ein weiterer Eingang mit dem Ausgang des Nor-Gatters 6 verbunden, das seinerseits an einem Eingang das durch den Inverter 1 gebildete Signal NA und an einem zweiten Eingang das Bit B führt. Das Gleich-Ausgangssi¬ gnal EO liegt am Ausgang des Nor-Gatters 15, dessen erster Eingang über den Inverter 14 das Kleiner-Eingangssignal EI und über einen weiteren Eingang das Antivalenzausgangssignal ANEB der Antivalenzschaltung AV3 erhält. Bei der Stufe S3M für das höchstwertige Bit ergibt sich, durch die fest eingestellten logischen Werte für das Kleiner-Eingangssignal, das Größer-Ein¬ gangssignal und das Gleich-Eingangssignal, die Möglichkeit einer vereinfachten höchstwertigen Stufe dahingehend, daß die Nand-Gatter 16 und 18 des Multiplexers MUX3 weggelassen werden können, wodurch sich das Dreifach-Nand 19 zu einem Inverter vereinfacht, und daß die Inverter 9, 12 und 14 weggelassen werden können, wodurch sich die Nand-Gatter 10, 13 und das Nor-Gatter 15 zu Invertern vereinfachen.

Die logischen Funktionen dieser Stufe lauten wie folgt:

SO: = Sl + EI * AB GO: = GI + EI * ÄB ^~

EO: = EI * (A = B)

C: = A * SI + B * GI + A * B * EI

In Figur 2 ist beispielhaft eine Schaltungsanordnung für eine Minimum-Funktion ausgeführt. Eine Maximum-Funktion kann leicht dadurch erhalten werden, daß die Bits A und B am Eingang und das Bit C am Ausgang jeweils zusätzlich invertiert werden..

Da der Übertrag von Stufe zu Stufe drei Zustände (kleiner, größer und gleich) annehmen kann, reichen bereits zwei Bits bzw. zwei Übertragungsleitungen.

In Figur 3 ist eine erfindungsgemäß digitale Logikschaltung zur Realisierung scharfer Operationen mit vier Stufen SOG, S1U, S2G und S3U mit zwei Übertragungsleitungen dargestellt. Da auch diese Stufen in Nand/Nor-Technik realisiert sind, sind geradzahlige Stufen SOG und S2G unterschiedlich zu ungerad¬ zahligen Stufen SIO und S30 aufgebaut, um Inverter bzw. Ver¬ arbeitungszeit zu sparen.

In der höchstwertigen Stufe S3U wird aus einem höchstwertigen Bit A3 des ersten Eingangswortes, einem höchstwertigen Bit B3 des zweiten Eingangswortes, einem ersten Vergleichs-Eingangs- signal EI3U und einem zweiten Vergleichs-Eingangssignal SI3U ein erstes Vergleichs-Ausgangεsignal NE03U, ein zweites Ver- gleichs-Ausgangssignal NS03U und das höchstwertige Bit C3 des Ausgangswortes erzeugt. Dabei ist ein Eingang für das erste Vergleichs-Eingangssignal EI3U dauerhaft mit logische Eins und ein Eingang für das zweite Vergleichs-Eingangssignal SI3U dauerhaft mit logisch Null belegt, sofern die höchstwertige Stufe ungeradzahlig ist und der Eingang für das erste Ver¬ gleichs-Eingangssignal dauerhaft mit logisch Null und der Ein¬ gang für das zweite Vergleichs-Eingangssignal dauerhaft mit logisch Eins belegt, sofern die höchstwertige Stufe eine ge-

radzahlige Stufe darstellt. Das erste Vergleichs-Ausgangssi- gnal NE03U wird zum Vergleichs-Eingangssignal NEI2G und das zweite Vergleichs-Ausgangssignal NS03U wird zum zweiten Ver- gleichs-Eingangssignal NSI2G der nächst niedrigerwertigen geradzahligen Stufe S2G. In der Stufe S2G wird aus den nächst niedrigerwertigen Bits A2 und B2 der beiden Eingangsworte, dem ersten Vergleichs-Eingangssignal NEI2G und dem zweiten Ver¬ gleichs-Eingangssignal NSI2G ein erstes Vergleichs-Ausgangs- Signal E02G und ein zweites Vergleichs-Ausgangssignal S02G neben einem nächst niedrigerwertigen Bit C2 des Ausgangswortes erzeugt. Das erste Vergleichs-Ausgangssignal E02G wird nun zu einem ersten Vergleichs-Eingangssignal EI1U und das zweite Ver¬ gleichs-Ausgangssignal S02G wird zu einem Vergleichs-Eingangs- Signal SIIU einer bezüglich der Stufe S2G nächst niedrigerwer¬ tigen Stufe S1U. In der Stufe S1U werden aus bezüglich der Bits A2 und B2 nächst niedrigerwertigen Bits AI und Bl der beiden Eingangsworte, dem ersten Vergleichs-Eingangssignal EI1U und dem zweiten Vergleichs-Eingangssignal SIIU ein Ver- gleichs-Ausgangssignal NEOIU, ein zweites Vergleichs-Ausgangs¬ signal NSOIU und ein bezüglich des Bits C2 nächst niedriger- wertiges Bit Cl des Ausgangswortes erzeugt. Das erste Ver¬ gleichs-Ausgangssignal NEOIU wird zu einem ersten Vergleichs- Eingangssignal NEIOG und das zweite Vergleichs-Ausgangssignal NSOIU wird zu einem zweiten Vergleichs-Eingangssignal NSIOG einer niedrigstwertigen Stufe SOG. In der niedrigstwertigen Stufe SOG wird aus den niedrigstwertigen Bits AO und BO der beiden Eingangsworte, dem ersten Vergleichs-Eingangssignal NEIOG und dem zweiten Vergleichs-Eingangssignal NSIOG im all- gemeinen Fall ein erstes Vergleichs-Ausgangssignal EOOG und ein zweites Vergleichs-Ausgangssignal SOOG neben einem nied¬ rigstwertigen Bit CO des Ausgangswortes erzeugt, wobei die Erzeugung des ersten Vergleichs-Ausgangssignals EOOG und SOOG bei der niedrigstwertigen Stufe SOG überflüssig ist und die Stufe entsprechend vereinfacht werden kann.

In Figur 4 ist das Schaltbild einer ungeradzahligen Stufe einer erfindungsgemäßen digitalen Logikschaltung gemäß Figur 3 dargestellt. Die Schaltung ist wiederum in Nand/Nor-Teπhnik

aufgebaut und beinhaltet eine Äquivalenzverknüpfung EQ und einem Bitmultiplexer MUX, deren Ausgang das jeweilige Bit CU des Ausgangswortes liefert. Die Äquivalenzschaltung EQ besteht aus Invertern 21 und 22 und den Nand-Gattern 20, 23 und 24 und liefert ein Äquivalenzsignal AEB. Der Bitmultiplexer MUX be¬ steht aus einem Inverter 21. und den Nand-Gattern 30, 31 und 32. Das Äquivalenzsignal AEB wird dadurch gebildet, daß im Nand-Gatter 24 die durch das Nand-Gatter 20 verknüpften unge- raden Bits AU und BU der beiden Eingangswörter und die durch das Nand-Gatter 23 verknüpften invertierten ungeraden Bits AU und BU der beiden Eingangsworte zusammengefaßt werden, wobei die Invertierung des Bits AU durch den Inverter 21 zu einem Signal NAU und die Invertierung des Bits BU über den Inverter 22 erfolgt. Aus einem ersten Vergleichs-Eingangssignal EIU und dem Äquivalenzsignal AEB wird über ein Nand-Gatter 25 ein erstes Vergleichs-Ausgangssignal NEOU gebildet. Das erste Ver¬ gleichs-Eingangssignal EIU wird in einem Dreifach-Nand 26 mit dem Bit BU und dem Signal NAU aus der Äquivalenzschaltung EQ verknüpft, anschließend durch einen Inverter 27 invertiert und mit Hilfe eines Nor-Gatters 28 mit einem zweiten Vergleichs- Eingangssignal SIU zu einem zweiten Vergleichs-Ausgangssignal NSOU zusammengefaßt. Das zweite Vergleichs-Ausgangssignal NSOU dient als Steuersignal für den Bitmultiplexer MUX und wird direkt einem Eingang eines Nand-Gatters 30 und über einen In¬ verter 29 einem Eingang eines Nand-Gatters 31 zugeführt. Das Nand-Gatter 30 besitzt einen zweiten Eingang der mit dem Bit BU und ^" das Nand-Gatter 31 besitzt einen zweiten Eingang der mit dem Bit AU versorgt ist und die beiden Ausgänge der Nand- Gatter 30 und 31 werden durch ein Nand-Gatter 32 zum Multi- plexer-Ausgangssignal zusammengefaßt.

Die logischen Funktionen dieser Stufe lauten wie folgt:

NEOU: = EÖTJ : = (AU = BU) * EIU

NSOU: = SÖU : = AU * BU * EIU + SIU

CU : = A * SOU + B * SOU

Das in Figur 5 dargestellte Schaltbild einer geradzahligen Stufe einer erfindungsgemäßen digitalen Logikschaltung zur Realisierung unscharfer Operatoren gemäß Figur 3 zeigt eine ähnliche Struktur wie die in Figur 4 dargestellte ungeradzah¬ lige Stufe. Anstelle des Ä ^' quivalenzgatters ist ein Antivalenz¬ gatter AV verwendet und ein Bitmultiplexer MUX ¹ entspricht im Aufbau dem Bitmultiplexer MUX aus Figur 4. Ein Antivalenz-Aus¬ gangssignal ANEB der Antivalenzschaltung AV wird dadurch er- zeugt, daß mit Hilfe eines Nand-Gatters 37 ein Ausgangssignal eines Nand-Gatters 35 mit einem Ausgangssignal eines Nand-Gat¬ ters 36 verknüpft wird, die Eingangssignale des Nand-Gatters 35 durch ein geradzahliges Bit AG des ersten Eingangswortes und ein durch einen Inverter 33 invertiertes geradzahliges Bit BG eines zweiten Eingangswortes verknüpft sind und daß durch das Nand-Gatter 36 das geradzahlige Bit BG des zweiten Ein¬ gangswortes mit dem durch einen Inverter 34 zu einem Signal NAG invertierten geradzahligen Bit des ersten Eingangswortes verknüpft ist. Ein erstes Vergleichs-Eingangssignal NEIG wird durch ein Nor-Gatter 38 mit einem Äquivalenz-Ausgangssignal ANEB zu einem ersten Vergleichs-Ausgangssignal EOG verknüpft. Das erste Vergleichs-Eingangssignal NEIG wird ferner über einen Inverter 39 einem Eingang eines Dreifach-Nands 40 zuge¬ führt und mit dem Signal NAG aus der Antivalenzschaltung AV und mit dem geradzahligen Bit BG verknüpft, das Ausgangssignal der Nand-Schaltung 40 in einer Nand-Schaltung 41 mit einem zweiten Vergleichs-Eingangssignal NSIG zu einem zweiten Ver¬ gleichs-Ausgangssignal SOG zusammengefaßt. Das zweite Ver¬ gleichs-Ausgangssignal SOG dient zur Ansteuerung des Multi- plexers MUX ¹ und wird direkt einem Eingang eines Nand-Gatters 42 und über einen Inverter 43 einem Nand-Gatter 44 zugeführt, wobei die Ausgänge der Nand-Gatter 42 und 44 durch ein Nand- Gatters 45 zusammengefaßt sind und einen Ausgang des Multi- plexers MUX ¹ bilden. Ein zweiter Eingang des Nand-Gatters 42 ist dabei mit dem Bit AG und ein zweiter Eingang des Nand-Gat¬ ters 44 mit dem Bit BG versorgt.

Die logischen Funktionen dieser Stufe lauten wie folgt:

EOG: = (AG = BG) * NEIG mit NEIG: = EΪG SOG: = ÄG *BG * NEIG + NSIG mit NSIG: = SΪG ^~ CG: = A * SOG + B * SOG

Die niedrigstwertige Stufe kann dahingehend vereinfacht werden, daß von der Antivalenzschaltung AV nur der Inverter 34 zur Er¬ zeugung des Signals NAG bestehen bleibt und das Nor-Gatter 38 eingespart wird, da bei der niedrigstwertigen Stufe eine Er- zeugung des ersten Vergleichs-Ausgangssignals EOG nicht erfor¬ derlich ist. Im Falle einer höchstwertigen Stufe läßt sich diese Stufe dadurch vereinfachen, daß das Nor-Gatter 38 durch einen Inverter und das Nand-Gatter 41 durch einen Inverter ersetzt werden. Ferner kann anstelle der Antivalenzschaltung AV mit nachgeschalteten Inverter eine Äquivalenzschaltung treten.

Die in Figur 4 und 5 dargestellten Stufen beziehen sich auf eine Minium-Funktion, bei der aus einem ersten und einem zwei- ten Eingangswort das kleinere der beiden Eingangswörter an den Ausgang gelangt. Zur Erzeugung einer Maximum-Funktion sind lediglich die Bits AU und BU beim Multiplexer MUX bzw. die Bits AG und BG beim Multiplexer MUX' zu vertauschen. Die ge¬ zeigten digitalen Logikschaltungen sind für eine Wortbreite von vier Bits ausgelegt, die Schaltung ist jedoch für belie¬ bige Wortbreiten geeignet.