La présente invention se rapporte à un dispositif de synthèse numérique de fréquence, et en particulier à un dispositif effectuant une synthèse numérique directe de fréquence.

Elle permet notamment de générer des signaux analogiques à une fréquence déterminée, notamment dans un train d'ondes, en conservant une cohérence de phase entre deux salves de mme fréquence du train d'ondes. Deux salves de mme fréquence du train d'ondes sont dites cohérentes, si, après avoir prolongé fictivement la durée de la première salve jusqu'à la deuxième salve, la phase de la deuxième salve est la mme que la phase de la première salve.

La synthèse numérique est une technique de synthèse de fréquence qui consiste à calculer numériquement, à des instants réguliers, la valeur des échantillons du signal à générer et à convertir ces échantillons au moyen d'un convertisseur numérique analogique pour générer un signal analogique. Les convertisseurs numériques analogiques sont couramment désignés par l'abréviation CNA ou DAC suivant la terminologie anglo- saxonne.

Les synthétiseurs de fréquence obtenus par cette technique sont très attractifs en ce qui concerne leur volume, leur poids et leur consommation d'énergie car ils peuvent bénéficier d'une intégration importante. Leurs autres avantages sont notamment une très grande résolution et des temps de commutation très faibles.

La demande de brevet français n° 97 05 625, publiée sous le n°27 63 196, déposée au nom de la demanderesse a pour objet un certain type de synthétiseur de fréquence. Dans un tel synthétiseur, la synthèse de fréquence n'est pas directe car le synthétiseur comporte une boucle de phase.

Les synthétiseurs numériques directs connus élaborent une loi de phase à partir d'une information de fréquence. La loi de phase est élaborée par un accumulateur. Une table transforme la loi de phase en un signal numérique sinusoïdal. Le signal numérique sinusoïdal est converti en un

signal analogique par un convertisseur numérique analogique. L'utilisation d'un convertisseur numérique analogique introduit des défauts qui induisent la création de composantes spectrales parasites. Les défauts sont fiés d'une part à la quantification du signal et d'autre part aux non-linéarités du CNA.

En particulier : -le CNA est limité à un nombre de bits NB qui est en général plus faible que le nombre de bits N avec lequel la table calcule le signal numérique sinusoïdal. Le passage de N bits à NB bits génère une erreur de quantification qui se traduit par la présence de raies parasites sur le signal en sortie du CNA, -du fait de la quantification en entrée du CNA, la fonction de transfert du CNA, c'est-à-dire la tension de sortie en fonction des mots numériques d'entrée, est une fonction en escalier. Les différences de hauteur entre les marches de l'escalier et l'existence de phénomènes irréguliers lors de la transition entre marches induisent des non-linéarités.

Ces non-linéarités s'ajoutent à l'erreur de quantification précitée.

Une méthode connue pour améliorer la pureté spectrale de ce type de synthétiseur consiste à diviser le signal issu du convertisseur numérique analogique. La division est précédée d'un filtrage des composantes spectrales introduites par l'échantillonnage. Cette méthode a pour inconvénient majeur de perdre la cohérence de phase du fait de l'opération de division.

Un but de l'invention est de remédier à cet inconvénient. Grâce à l'utilisation d'un accumulateur cohérent et d'un diviseur synchronisable, un dispositif selon l'invention améliore la pureté spectrale, en divisant le signal de sortie du synthétiseur numérique, tout en conservant la cohérence de phase, en synchronisant le diviseur par un signal de synchronisation issu de l'accumulateur cohérent. Ainsi, le dispositif conserve la cohérence de phase entre des salves de mme fréquence d'un train d'ondes, mme si, entre ces salves, le synthétiseur a émis une salve dont la fréquence est différente.

Un dispositif de synthèse numérique direct de fréquence, selon l'invention, comprend : un accumulateur cohérent, de modulo M, pour générer une première loi de phase à partir d'un mot de commande de fréquence,

une table, adressée par une deuxième loi de phase dérivée de la première loi de phase, pour générer un signal sinusoïdal numérique, un convertisseur numérique analogique pour convertir le signal sinusoïdal numérique en un signal sinusoïdal analogique, un filtre pour filtrer le signal sinusoïdal analogique, et un diviseur, d'un certain ordre inférieur à M, pour diviser le signal filtré, le diviseur ayant une entrée de synchronisation commandée par une impulsion de synchronisation pour resynchroniser le signal après division, l'impulsion de synchronisation étant élaborée à partir de la loi de phase.

Dans un premier mode de réalisation, l'invention consiste à utiliser le bit de poids fort de la loi de phase issue de I'accumulateur cohérent, possédant PI bits supplémentaires par rapport aux dispositifs habituels, pour synchroniser le diviseur. Lequel diviseur, de rang 2P1, participe à la purification du spectre du signal issu du convertisseur numérique analogique.

Dans un autre mode de réalisation, I'invention consiste à séparer l'accumulateur cohérent en plusieurs accumulateurs cohérents, de modulo Mi inférieur au modulo M, de manière à former une base de modulo dans un système de numération à résidu, les sorties des accumulateurs représentant la phase du signal dans la base des modulo. Un premier moyen de division, fonctionnant suivant ce système de numération à résidu, permet d'adapter la loi de phase ; I'adaptation permet de passer d'une première représentation sur la base des modulo des accumulateurs à une deuxième représentation sur une deuxième base de modulo compatible de la résolution de la table, pour pouvoir adresser la table. Un deuxième moyen de division, fonctionnant suivant ce système de numération à résidu, permet d'adapter une seconde fois la loi de phase ; I'adaptation permet de passer de la deuxième représentation à une troisième représentation sur une troisième base de modulo. La troisième base de modulo contient un seul modulo égal au rang de division. De mme que dans le premier mode de réalisation, un moyen extrait un bit de poids fort, d'un signal cohérent, pour synchroniser le diviseur. Dans ce mode de réalisation de l'invention, le bit de poids fort est extrait de la troisième représentation de la loi de phase.

De manière préférentielle, le signal pour synchroniser le diviseur est une impulsion ; cette impulsion est générée par la différentiation du front descendant du bit de poids fort. Le bit de poids fort est communément désigné par le sigle MSB, abréviation des termes anglo-saxons Most Significant Bit. L'impulsion effectue une remise à zéro périodique du diviseur. Lors d'un changement de fréquence, qui correspond à un changement de fréquence de salve, I'impulsion de synchronisation assure le placement correct du cycle de phase du diviseur en imposant l'instant du zéro de phase du diviseur. Ainsi, le cycle de phase du diviseur ne dépend pas de l'historique des changements de fréquence comme dans les dispositifs connus ; il dépend de la phase du bit de poids fort qui est lui- mme cohérent, car issu de l'accumulateur cohérent.

Ainsi lorsque la fréquence est établie, le cycle des états de phase du diviseur est également établi. En effet, I'impulsion de synchronisation intervient pendant t'état de phase zéro du diviseur ; I'impulsion de synchronisation n'a pas d'effet sur le déroulement des états de phase du diviseur. Par conséquent, I'impulsion de synchronisation peut mme présenter une variation temporelle sans que ceci ait une incidence sur la cohérence, ou sur la pureté spectrale, du signal de sortie du diviseur ; à condition que cette variation temporelle reste inférieure à la durée de t'état de phase zéro du diviseur.

D'autres caractéristiques et avantages de l'invention ressortiront lors de la description suivante, présentée à titre d'illustration non limitative et faite en regard des figures annexées qui représentent : -la figure 1, un exemple de réalisation d'un dispositif selon fart antérieur, -la figure 2, un premier mode de réalisation d'un dispositif selon l'invention, -la figure 3, un mode de réalisation d'un accumulateur cohérent compris dans le dispositif de la figure 2, -la figure 4, un tableau des états de certains signaux du dispositif de la figure 3 dont l'accumulateur cohérent a un modulo M donné, -la figure 5a, un chronogramme des états de phase du diviseur non cohérent de la figure 1, -la figure 5b, un chronogramme des états de phase du diviseur

cohérent de la figure 4, -la figure 6, un second mode de réalisation d'un dispositif selon l'invention, -la figure 7, un mode de réalisation d'un accumulateur cohérent compris dans le dispositif de la figure 6.

Dans 1'ensemble du document les termes « bit de poids fort » et « MSB » sont équivalents, ainsi que les termes « ordre » du diviseur et « rang de division » du diviseur.

La figure 1 représente par un synoptique, un synthétiseur numérique direct selon fart antérieur. Le synthétiseur comporte un accumulateur 1, une table 2, un convertisseur numérique analogique 3, un filtre 4 et un diviseur 5. L'accumulateur 1 élabore une loi de phase à partir d'une information de fréquence. La table 2 transforme la loi de phase en un signal numérique sinusoïdal. La table 2 peut tre une zone mémoire adressée en fonction de la valeur de la phase présente en sortie de I'accumulateur 1. Le convertisseur numérique analogique 3 convertit le signal numérique sinusoïdal en un signal analogique. Le filtre 4 filtre le signal de sortie du convertisseur numérique analogique 3 pour filtrer, en particulier, les composantes spectrales introduites par l'échantillonnage. Le diviseur 5 divise le signal filtre pour en améliorer la pureté spectrale.

Le spectre du signal, après filtrage, présente de nombreuses raies parasites. Les causes principales d'apparition de ces raies ont été décrites précédemment ; ces causes sont inséparables du processus de conversion numérique analogique. Une première cause est due à la quantification de I'amplitude et une deuxième cause est due aux non- linéarités du CNA. Une méthode connue, pour améliorer la pureté spectrale du signal filtre, est de diviser le signal au moyen du diviseur. Mais l'inconvénient majeur, comme il a été précédemment indiqué, réside dans la perte de cohérence du fait de la division.

La figure 2 représente par un synoptique un premier mode de réalisation d'un synthétiseur numérique direct selon l'invention.

De mme que dans le synthétiseur de l'art antérieur, le synthétiseur, selon l'invention, comporte un accumulateur 1, une table 2, un convertisseur numérique analogique 3, un filtre 4 et un diviseur 5.

L'accumulateur 1 élabore une première loi de phase à partir d'une

information de fréquence ; la table 2 transforme une deuxième loi de phase dérivée de la première loi de phase en un signal numérique sinusoïdal ; le convertisseur numérique analogique 3 convertit le signal numérique sinusoïdal en un signal analogique ; le filtre 4 filtre le signal de sortie du convertisseur numérique-analogique 3 pour filtrer, en particulier, les composantes spectrales introduites par l'échantillonnage ; le diviseur 5 divise le signal filtré pour en améliorer la pureté spectrale.

En outre, le synthétiseur comporte des moyens de troncature 6,7, 8 et des moyens 9,10 de génération d'une impulsion de synchronisation et, le diviseur 5 est synchronisable.

L'accumulateur 1 est un accumulateur cohérent de phase binaire dont le modulo est M = 2P'x 2P2. L'accumulateur 1 reçoit en entrée un mot K qui code la fréquence désirée du signal de sortie du synthétiseur. Le bus d'entrée de l'accumulateur 1 est composé de P1+P2 bits. Dans ce mode de réalisation, le mot K est codé sur seulement P2 bits, les P2 bits de poids faibles ; les PI bits de poids forts sont mis à zéro. Par conséquent K vérifie la relation : K < 2P2 _ 1. P2 est couramment choisi supérieur à Pi. Le bus de sortie de l'accumulateur est composé de P1+P2 bits. Les P1+P2 bits codent la phase du signal à générer. La loi de phase générée par l'accumulateur 1 correspond à un signal dont la fréquence F est donnée par l'expression : <BR> <BR> F = K P2 FH<BR> <BR> <BR> <BR> F-2P'x2PZFH1 dans laquelle FH est la fréquence d'un signal d'horloge H.

La figure 3 illustre un mode de réalisation d'un accumulateur cohérent de modulo M = 2P'x 2P2. L'accumulateur 1 comprend un compteur 11 et un multiplicateur 12. Le compteur 11 compte de 0 à 2P'x 2P2-1 par pas de un au rythme d'une horloge H. La sortie du compteur 11, codée sur P1+P2 bits, constitue une des entrées du multiplicateur 12. La deuxième entrée du multiplicateur 12 est constituée par la consigne de fréquence K, codée sur P2 bits. Le multiplicateur 12 multiplie ses deux entrées entre elles, modulo 2p'x2P2. La sortie du multiplicateur 12 est le résultat RE de la multiplication ; elle est codée sur Pl+P2 bits. L'opération effectuée s'exprime par la relation suivante : P2) RE = [K x (sortiedu compteur)] modulo (2P'x 2P2 (2)

La sortie du multiplicateur 12 correspond à la sortie de l'accumulateur 1.

Les moyens de troncature 6,7,8 adaptent le nombre de bits fournis par l'accumulateur 1 d'une part, à la capacité de la table 2 et, d'autre part, aux moyens 9,10 de génération d'une impulsion de synchronisation.

Les moyens de troncature 6,7,8 peuvent se décomposer en un premier moyen 6, un deuxième moyen 7 et un troisième moyen 8.

Le premier moyen 6 prend en compte les Pi + P2 bits, codant la phase, fournis par l'accumulateur 1. Le premier moyen 6 calcule le reste de la valeur de la phase modulo 2P2. Ce calcul revient à ne pas tenir compte des Pi bits de poids forts. Ce calcul est équivalent à une multiplication par 2P'de la loi de phase générée par l'accumulateur 1 ; ce qui revient à multiplier la fréquence par 2P'. Le signal fournit par le premier moyen 6 a une fréquence Fa donnée par l'expression : Fa=Fx2 (3) Ce signal est codé sur P2 bits.

Le deuxième moyen 7 tronque de R bits les P2 bits fournis par le premier moyen 6. Cette opération consiste à ne pas prendre en compte les R bits de poids faibles. Cette opération de troncature est classique dans les synthétiseurs numériques connus. En effet, les tables 2 possèdent généralement un nombre de bits d'adresse inférieur au nombre de bits de l'accumulateur 1. II est fait allusion aux bits d'adresse, car généralement les tables sont implantées dans des mémoires ; une case mémoire étant accédée par les bits d'adresse. La troncature ne modifie pas la fréquence Fa du signal d'entrée. La fréquence Fa du signal en sortie du deuxième moyen 7 est donnée par l'expression (3). La sortie du deuxième moyen 7 adresse la table 2 avec un nombre de bits égal à P2-R. Par contre, l'opération de troncature génère des signaux parasites. Pour s'en affranchir, il existe une technique qui consiste à ajouter un signal aléatoire au signal de sortie de l'accumulateur 1.

Le troisième moyen 8 extrait le bit de poids fort MSB, de la valeur de la phase en sortie de l'accumulateur 1. Le signal de sortie du troisième moyen 8 est obtenu par une troncature de P1 + P2-1 bits des P1 + P2 bits de sortie de l'accumulateur 1. Le MSB du bus de sortie de t'accumulateur 1 a une fréquence Fs identique à celle du signal de sortie du synthétiseur. En

réalité, le MSB n'est pas « exactement » périodique comme l'illustre la description en regard de la figure 4 ; le MSB contient des fréquences non- harmoniques. Le MSB présente sur certains fronts un retard variable, compris entre 0 et une période de I'horloge H, par rapport à un signal de fréquence Fs. Cette variation est déterministe ; elle est fonction du rapport qui existe entre la valeur K de la consigne de fréquence et la valeur du modulo 2P'x 2P2. Elle peut par conséquent tre compensée ; la compensation fait l'objet d'une variante du dispositif.

La table 2 transforme la loi de phase en un signal numérique sinusoïdal. La table 2 convertit les échantillons de phase en des échantillons d'amplitude. Compte tenu des symétries de la fonction sinus, la table 2 peut ne contenir que le quart d'une période de la fonction sinus. Les deux bits de poids fort du bus d'entrée, à P2-R bits, sont utilisés pour reconstituer 1'ensemble de la période selon un processus connu par I'homme de fart.

Le convertisseur numérique analogique 3 convertit le signal numérique sinusoïdal, de sortie de la table 1, en un signal analogique.

Le filtre 4 filtre le signal de sortie du convertisseur numérique analogique 3 pour filtrer, en particulier, les composantes spectrales dues à l'échantillonnage. En sortie du filtre 4, le signal analogique sinusoïdal a une fréquence Fa donnée par la relation (3). Le filtre 4 introduit dans le signal de sortie une variation de phase en fonction de la fréquence. Cette variation de phase peut tre décomposée en : -une variation linéaire, -un offset de phase indépendant de la fréquence, -une variation résiduelle dépendante de la fréquence.

Un additionneur 13 est représenté en traits pointillés sur la figure 2. II est introduit entre le deuxième moyen 7 de troncature et la table 2.

L'additionneur 13 permet de compenser l'offset. Cette disposition fait l'objet d'une variante à l'invention.

L'additionneur 13 peut aussi tre incorporé dans la table 2 sous la forme d'une prise en compte de l'offset dans les valeurs stockées.

Les moyens 9,10 de génération d'une impulsion de synchronisation génèrent une impulsion de synchronisation, à partir du signal de sortie du troisième moyen 8 de troncature. L'impulsion de synchronisation synchronise le diviseur synchronisable 5. Les moyens 9,10

peuvent se décomposer en un premier moyen 9 et un deuxième moyen 10 de génération d'une impulsion.

Le premier moyen 9 effectue, de préférence, une différentiation du signal de sortie du troisième moyen 8 de troncature. Le premier moyen 9 peut consister en une bascule JK. La différentiation permet d'obtenir une impulsion, en sortie du premier moyen 9, qui est déclenchée par un front ; dans l'exemple retenu, il s'agit du front descendant du signal de sortie du troisième moyen 8 de troncature. Le front descendant correspond à l'instant t, synchrone de I'horloge H, où le contenu de l'accumulateur devient supérieur ou égal au modulo de l'accumulateur. Dans l'exemple, ce modulo est choisi égal à 2Pi x 2P2. C'est à dire qu'au coup d'horloge précédent, soit à t-tH, le contenu de l'accumulateur a une valeur A. Et, après addition de la valeur K à l'instant t, le contenu de l'accumulateur a une valeurB donnée par la relation : B = A + K et B 2valeur du mod ulo soit : A K K_ 2P'x 2P2.

Le tableau de la figure 4 illustre les valeurs prises par différentes sorties de moyens du dispositif pour un modulo du compteur 11 pris égal à 2P'x 2pz = 32 avec Pal =1 et P2 = 4. La première colonne du tableau contient les valeurs prises par la sortie du compteur 11. La sortie évolue entre 0 et 31 au rythme de I'horloge H. La deuxième colonne contient les valeurs prises par la sortie du multiplicateur 12 ainsi que l'état du MSB de cette sortie, ceci pour deux fréquences différentes. La première fréquence F, a pour valeur K = 5 et la seconde fréquence F2 a pour valeur K = 3. La troisième colonne contient les valeurs prises par la sortie du différentiateur 9, ceci pour chacune des fréquences précédentes. Conformément à ce qui a été préalablement décrit, le bit MSB de sortie du multiplicateur 12 a la mme fréquence que le signal de sortie du synthétiseur ; soit F, pour K = 5, et F2 pour K = 3. En outre, le bit MSB de sortie du multiplicateur 12 est cohérent car il est remis à zéro de manière synchrone au compteur 11. Etant donné la manière suivant laquelle l'impulsion de sortie du différentiateur 9 est générée, cette impulsion est aussi cohérente, comme le bit MSB, et elle a la mme fréquence que le bit MSB.

Le deuxième moyen 10 a pour fonction de compenser certains retards. La compensation comprend un nombre entier de coups d'horloge auquel s'ajoute une partie fractionnaire d'un coup d'horloge qui peut tre réalisée en analogique. Les retards proviennent principalement :

-du différentiel de pipeline entre la voie de synchronisation, qui comprend les moyens 8 et 9, et la voie de synthèse du signal, qui comprend les moyens de troncature 6 et 7, I'additionneur 13, la table 2 et le CNA 3, -de la variation linéaire de phase introduite par le filtre 4, -du retard de certains fronts du MSB dont la valeur est comprise entre 0 et une période de I'horloge H.

La compensation du retard est commandée par l'intermédiaire d'une consigne. Celle-ci peut tre élaborée, par exemple, à partir des informations suivantes : -le contenu de l'accumulateur lorsque le bit MSB passe à 1, -la consigne K de fréquence du synthétiseur.

Le diviseur synchronisable 5 divise préférentiellement par une puissance de deux le signal de sortie du filtre 4, qui a pour fréquence Fa.

Les diviseurs par une puissance de deux sont facilement disponibles ; ils sont fréquemment utilisés. Pour effectuer une division par deux, il est courant d'utiliser une bascule D dont la sortie Q est bouclée sur t'entrée D.

Dans ces conditions, le signal sur la sortie Q est une division par deux du signal qui alimente t'entrée horloge de la bascule.

L'utilisation d'un diviseur impair, ou d'un diviseur pair dont la valeur n'est pas une puissance de deux, correspond à d'autres modes de réalisation pour lesquels quelques adaptations sont nécessaires. Ces adaptations sont mineures ; elles peuvent par exemple consister en des adaptations de compteurs.

En sortie du diviseur 5 le signal divisé a pour fréquence F, =F, avec F donnée par la relation (1). Le diviseur 5 divise par 2P'la sortie du filtre 4. La division fait perdre la cohérence au synthétiseur. En effet, un diviseur par 2P'possède PI états de phase qui se déroulent au rythme de la fréquence d'entrée du diviseur ; le signal d'entrée attaquant t'entrée horloge du diviseur comme dans l'exemple de la bascule D préalablement cité.

Les figures 5a et 5b représentent des chronogrammes, d'une division par quatre sans cohérence et d'une division par quatre avec cohérence. La figure 5a est un chronogramme des états de phase du diviseur non cohérent de la figure 1. La figure 5b est un chronogramme des états de phase du diviseur cohérent de la figure 4.

Dans le cas de la division sans cohérence, figure 5a, le signal d'entrée du diviseur est supposé élaboré à partir d'un accumulateur cohérent. Ainsi, après un deuxième changement de fréquence pour revenir à la fréquence initiale, le signal d'entrée du diviseur redevient identique à ce qu'il était avant les deux changements de fréquence. L'entrée horloge du diviseur a une fréquence Fa = F x2P', dans le cas où le diviseur divise par 2P'. Le signal 20 représente t'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est égale à F, ; le signal 20 a pour fréquence Fa,. Le signal 21 représente les états de phase du diviseur 5. Le diviseur 5 effectue dans cet exemple une division par quatre. Le diviseur 5 comporte ainsi quatre états de phase, noté de 0 à 3, qui se succèdent au rythme de son entrée horloge. Le signal 22 représente t'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est égale à F2 ; le signal 22 a pour fréquence Fa.. Le signal 23 représente t'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est de nouveau égale à F,. Le signal 24 représente l'échelle des temps.

Avant l'instant to, le signal de sortie a une fréquence F,, le signal en entrée du diviseur 5 a une fréquence Fa, et il est représenté par le signal 20.

A l'instant to, la consigne K de fréquence change pour que le signal de sortie ait une fréquence F2. L'entrée horloge du diviseur est représentée par le signal 22. Le signal 20 est poursuivi en pointillés au-delà de to. Les états de phase du diviseur évoluent de manière continue, mais au rythme de la fréquence Fa2 après l'instant to.

A l'instant t,, la consigne K de fréquence change pour que le signal de sortie ait de nouveau une fréquence F,. L'entrée horloge du diviseur est représentée par le signal 23. Le signal 22 est poursuivi en pointillés au-delà de t,. Le signal d'entrée du diviseur est supposé élaboré à partir d'un accumulateur cohérent. Au deuxième changement de fréquence, qui permet un retour à la fréquence initiale, le signal 23 prend la forme qu'aurait eu le signal 20 si aucun changement de fréquence n'avait eu lieu ; une rupture de phase existe généralement à l'instant t, entre les signaux 22 et 23. Par contre, les états de phase du diviseur évoluent de manière continue, mais au rythme de la fréquence Fa, après l'instant t,. La

comparaison des états de phase 21 du diviseur, après l'instant t,, illustre la perte de cohérence après un changement de fréquence. Après l'instant t,, les états de phase du diviseur peuvent tre différents des états de phase, représentés en pointillés en-dessous du signal 20, qu'aurait eu le diviseur si la fréquence n'avait pas été changée. En changeant de fréquence, les états de phase du diviseur se déroulent à une vitesse différente ; ceci détruit la cohérence car lors du retour à la fréquence initiale aucune information ne permet au diviseur de reprendre son cycle de phase comme s'il n'y avait pas eu de changement de fréquence.

Les diviseurs habituels ne fournissent pas, en général, les signaux décrivant les états de phase du diviseur ; dans le cas d'un diviseur par 2P', aucun signal décrit les Pi états de phase. Par contre, les diviseurs habituels possèdent généralement une entrée de remise à zéro. L'impulsion de synchronisation, générée par les moyens 9,10 de génération d'une impulsion de synchronisation, commande t'entrée remise à zéro du diviseur, pour imposer l'instant de l'état zéro du diviseur synchronisable 5. Lors d'un changement de fréquence, I'impulsion de remise à zéro permet de placer correctement le cycle de phase du diviseur 5 en imposant l'instant du zéro de phase du diviseur 5.

La figure 5b représente les états de phase d'un diviseur par quatre, d'un dispositif selon l'invention, auquel est appliqué un changement de fréquence puis un retour à la fréquence initiale F,. Lorsque la fréquence est établie, l'impulsion de synchronisation tombe pendant l'instant de phase zéro du diviseur ; cette impulsion est sans effet. A un instant déterminé, la fréquence est modifiée et passe de F, à F2. Le changement de fréquence modifie la durée des états de phase du diviseur. Le signal en entrée du diviseur, de fréquence initiale Fa,, est poursuivi en traits pointillés pendant le temps où la fréquence est Fa2. Contrairement aux dispositifs connus, le cycle de phase du diviseur 5 ne dépend plus de l'historique des changements de fréquence mais de la phase du signal MSB qui est lui- mme cohérent ; le signal MSB permettant de générer l'impulsion de synchronisation.

La figure 5b illustre comment le signal de sortie du synthétiseur est maintenu cohérent maigre un changement de fréquence. Le signal 20 représente t'entrée horloge du diviseur 5 lorsque la consigne de fréquence

en entrée du dispositif est égale à F, ; le signal 20 a pour fréquence Fa, donnée par t'équation (3). Le signal 21 représente les états de phase du diviseur 5. Le diviseur 5 effectue dans cet exemple une division par quatre.

Le diviseur 5 comporte ainsi quatre états de phase, noté de 0 à 3, qui se succèdent au rythme de son entrée horloge. Le signal 22 représente t'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est égale à F2 ; le signal 22 a pour fréquence Fa2 donnée par t'équation (3). Le signal 23 représente t'entrée horloge du diviseur 5 lorsque la consigne de fréquence en entrée du dispositif est de nouveau égale à F,.

Le signal 24 représente l'échelle des temps. Le signal 25 est une illustration du signal de synchronisation du diviseur 5. En régime établi, le signal de synchronisation 25 a la mme fréquence que le signal de sortie du synthétiseur. Dans t'exempte la fréquence du signal de synchronisation vaut Fa,/22 jusqu'à to, puis Fa2/22 entre to et t,, puis de nouveau Fa,/22 au- delà de t,. En régime établi, l'impulsion de synchronisation tombe en mme temps que t'état zéro du diviseur 5 ; par exemple aux instants t2, t3, t4, t6, t, et t8.

Avant l'instant to le signal de sortie a une fréquence F,, le signal en entrée du diviseur 5 a une fréquence Fa, et il est représenté par le signal 20.

A l'instant to, la consigne K de fréquence change pour que le signal de sortie ait une fréquence F2. L'entrée horloge du diviseur est représentée par le signal 22. Le signal 20 est poursuivi en pointillés au-delà de to. En-dessous du signal 20 les états de phase 21 du diviseur et le signal de synchronisation 25 sont poursuivis en pointillés au-delà de to comme si la consigne K n'avait pas été modifiée. Après l'instant to, le signal de sortie du filtre 4 change de fréquence, la fréquence devient égale à Fa2. Les états de phase du diviseur évoluent de manière continue, mais au rythme de la fréquence Fa2 après l'instant to.

A l'instant t,, la consigne K de fréquence change pour que le signal de sortie ait de nouveau une fréquence F,. L'entrée horloge du diviseur est représentée par le signal 23. Le signal 22 est poursuivi en pointillés au-delà de t,. En-dessous du signal 22 les états de phase 21 du diviseur et le signal de synchronisation 25 sont poursuivis en pointillés au- delà de t, comme si la consigne K n'avait pas été modifiée Après l'instant

t,, le signal de sortie du filtre 4 change de fréquence, la fréquence devient de nouveau égale à Fa,. Or, le signal 23 étant élaboré à partir de l'accumulateur cohérent 1, le signal 23 est cohérent. Ainsi, à t'instant t,, il y a généralement une rupture de phase du signal de sortie du filtre 4 de manière à ce que le signal 23 soit identique au signal 20 poursuivi en pointillés. Les états de phase du diviseur évoluent de manière continue, mais au rythme de la fréquence Fa, après l'instant t,. Par contre, à l'instant t5 il y a une rupture des états de phase 21. Cette rupture est provoquée par l'impulsion de synchronisation 25 qui arrive à cet instant t5. Cette rupture des états de phase 21 provoque un retour à t'état de phase qu'aurait présenté le diviseur à l'instant t5 si le signal 20 n'avait pas été interrompu à l'instant to. Dans un dispositif classique, il n'y a pas d'impulsion de synchronisation à l'instant t5 ; les états de phase 21 évoluent de manière continue quels que soient les changements de fréquence. Dans un dispositif selon l'invention, à l'instant t5, les états de phase redeviennent ceux qui se seraient poursuivis après to s'il n'y avait pas eu de changement de fréquence aux instants to et t,. Le temps compris entre les instants t, et ts correspond à une période de transition. La durée de cette période dépend : -de la fréquence F,, -de l'instant t, où intervient le changement de fréquence.

Cette durée est inférieure à une période de la fréquence F,.

II faut préciser que cette période transitoire existe aussi lors du premier changement de fréquence, après l'instant to. Mais sur la figure 5b il ne ressort pas.

Au-delà de l'instant t ; te signât de sortie du diviseur est cohérent avec le signal de sortie du diviseur présent avant l'instant to et ce malgré la modification de fréquence intervenue entre les instants to et t,. Le régime de fréquence du signal de sortie du synthétiseur est établi ; les impulsions de synchronisation arrivant après l'instant t5 n'ont pas d'effet, elles tombent pendant t'état zéro du diviseur 5.

Cette division cohérente permet d'optimiser les caractéristiques de pureté spectrale du synthétiseur.

A titre d'alternative à un accumulateur cohérent dont le nombre de bits est important, il est possible d'utiliser des accumulateurs cohérents de taille inférieure, en éclatant l'accumulateur cohérent initial en de petits

accumulateurs cohérents. L'utilisation de plusieurs petits accumulateurs permet avantageusement de réduire la consommation du synthétiseur. La figure 6 donne une représentation d'une telle alternative dans un dispositif selon l'invention. Le dispositif comprend des éléments identiques au dispositif décrit en regard de la figure 2. Ces éléments ont un mme numéro de référence ; ils ne sont pas redécrits.

Le dispositif met en oeuvre l'algèbre des résidus, cette algèbre est plus connue sous I'appellation RNS abréviation des termes anglo-saxons Residus Number System. L'article de W. A. Chren « One-Hot Residue Coding for Low Delay-Power Product CMOS Design » ayant pour référence IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS-II : ANALOG AND DIGITAL SIGNAL PROCESSING, Vol. 45, NO. 3. MARCH 1998 donne une description de ce système. L'accumulateur 1 de la figure 2 est remplacé, dans ce mode de réalisation, par plusieurs accumulateurs 30 ; de petites tailles. Chaque accumulateur 30j a pour modulo Mi ; I'accumulateur 300 ayant de préférence pour modulo 4.2P', dans le cas où le diviseur synchronisable 5 aurait un rang de division, ou ordre, égal à 2P'. Dans le cas où le rang de division du diviseur synchronisable 5 serait impair, I'accumulateur 30o est séparé en deux accumulateurs : un premier accumulateur de modulo 4 et un deuxième accumulateur de modulo égal au rang de division. Si le modulo de ce deuxième accumulateur n'est pas premier avec les autres modulo Mi, il faut le décomposer suivant ses facteurs premiers. Et il faut répartir ces différents facteurs, en les combinant avec les différents modulo Mi, de façon à respecter la condition d'obtention d'accumulateurs premiers entre eux. Par exemple, le rang de division du diviseur synchronisable est égal à 15. L'accumulateur 30o est séparé en un accumulateur de modulo 4 et un accumulateur de modulo 15. Si les modulo M1, M2 et M3 valent respectivement 3,5 et 7, et étant donné que 15 = 3 x 5, alors les facteurs 3 et 5 sont répartis. Le facteur 3 est regroupé avec le modulo M1 et le facteur 5 est regroupé avec le modulo M2. Finalement les modulo Mi à prendre en compte sont les suivants : MO=4, Ml=9, M2=25etM3=7.

Les différents modulo 4.2P', M1,..., Mm sont tous premiers entre eux ; c'est à dire que quels que soient deux modulo Mj et Mk, de la liste des modulo 4.2P', M1,..., Mm, le seul diviseur commun à Mj et Mk est 1. Le mot

de commande Ki à rentrée de chaque accumulateur 30j est égal au reste de la division du mot de fréquence K par le modulo de l'accumulateur correspondant. L'ensemble des sorties des accumulateurs 30j représente la phase du signal dans la base des modulo (4.2P', M1,..., Mm). Le choix de modulo premiers entre eux permet de représenter sans ambiguïté un nombre d'états de phase égal au produit des modulo, c'est-à-dire (4x2P') x (Ml) x... (Mm). Dans le premier mode de réalisation de l'invention, le nombre d'états de phase est égal a 2P'x 2P2.

La table 2 possède généralement une résolution de phase inférieure à celle définie par l'ensemble des accumulateurs. Dans ce cas, il est nécessaire de réaliser une opération de troncature qui consiste à passer d'une représentation de la phase sur la base des modulo (4.2P', M1,..., Mm) à une représentation sur la base des modulo (4.2P', M1,..., Ms) avec s < m.

Cette opération est équivalente à une division du mot de phase par le produit M (s+l) xM (s+2) x... x Mm. Le dispositif comprend un premier bloc de division 31 pour effectuer cette troncature. Le signal de sortie du premier bloc de division 31 est la partie entière du quotient représentée sur les modulo restants. Ceci impose une nouvelle restriction au choix des modulo : chaque modulo de M (s+1) à Mm doit présenter un inverse pour chacun des modulo restants de 4.2P'à Ms, pour rendre possible l'opération de division.

La sortie du premier bloc de division 31 est représentée sur la base des modulo (4.2P', M1,..., Ms). Le dispositif comprend un deuxième bloc de division 32. Ce deuxième bloc 32 effectue une division par le produit 4xMlxM2x... xMs pour pouvoir représenter le signal uniquement sur le modulo 2P'. Le signal de sortie de cette division est par conséquent un signal sur P1 bits. Un troisième moyen 8 de troncature effectue l'extraction du bit MSB de la sortie du deuxième bloc 32. Cette extraction a été décrite en regard de la figure 2. Un premier moyen 9 de génération d'une impulsion de synchronisation effectue, de préférence, une différentiation du signal de sortie du troisième moyen 8 de troncature comme dans le premier mode de réalisation de l'invention. Le deuxième moyen 10 de génération d'une impulsion de synchronisation a pour fonction de compenser certains retards comme dans le premier mode de réalisation de l'invention. Le dispositif comprend un opérateur multiplicateur 33. Cet opérateur 33 multiplie la fréquence du signal par 2P'. La multiplication porte uniquement sur le

premier modulo (4x2P'). Le signal de sortie de l'opérateur 33 est le reste modulo 4 du signal d'entrée de l'opérateur 33. Le signal, à l'entrée de la table 2, est représenté sur la base des modulo (4, M1,..., Ms). Le modulo 4 de cette base permet d'économiser du matériel pour le codage du sinus. En effet, il suffit de coder le quart d'une période de sinus et d'utiliser les symétries pour reconstituer l'ensemble de la sinusoïde. En choisissant d'utiliser le modulo 4 à cet effet et en choisissant de diviser par une puissance de deux en sortie du CNA, il devient nécessaire de regrouper ces deux facteurs, 4 et 2P', dans un mme accumulateur. Sinon, la condition, suivant laquelle les modulo des accumulateurs sont premiers entre eux, n'est pas vérifiée ; un modulo 4 n'est pas premier avec un modulo 2P. Le regroupement des modulo 4 et 2P'dans un mme accumulateur conduit au mode de réalisation décrit ci-dessus. D'autres modes de réalisation sont possibles ; par exemple des modes qui n'utilisent pas les symétries du sinus, ou par exemple des modes dans lesquels l'ordre du diviseur est un nombre impair.

La figure 7 illustre un mode de réalisation d'un accumulateur cohérent 30j de modulo Mi, du dispositif de la figure 6. L'accumulateur 30 comprend un compteur 33j et un multiplicateur 34i. Le compteur 33j compte de 0 à Mi-1 par pas de un au rythme d'une horloge H. La sortie Ci du compteur 33j, constitue une des entrées du multiplicateur 34i. La deuxième entrée du multiplicateur 34j est constituée par la consigne de fréquence Ki.

Le multiplicateur 34j multiplie ses deux entrées entre elles, modulo Mi. La sortie du multiplicateur 34j est le résultat Ri de la multiplication. L'opération effectuée s'exprime par la relation suivante : Ri = [Ki x (Ci)] mod ulo (Mi) (4) dont la relation (2) est une application particulière.

La sortie du multiplicateur 34j correspond à la sortie de l'accumulateur 30i.