Titel

Elektrische Schaltung zum Test primärer interner Signale eines ASIC

Die vorliegende Erfindung betrifft eine elektrische Schaltung zum Test primärer interner Signale eines ASIC, wobei lediglich ein Test-Pin vorgesehen ist, über welchen eine Auswahl eines oder mehrerer zu beobachtender digitaler Signale oder eine Auswahl eines analogen Signals durchführbar ist.

Stand der Technik

Anwendungsspezifische integrierte Schaltungen (englisch: application-specific integrated circuits, ASIC) werden im Zuge ihres Fertigungsprozesses und vor ihrer Auslieferung getestet. Dafür müssen interne digitale und/oder analoge Signale über eine Test-Schnittstelle beobachtbar beziehungsweise messbar bereitgestellt werden können. Das ASIC wird dazu im Allgemeinen in einen Testmodus versetzt, in dem die digitalen und/oder analogen Signale über einen Multiplexer auf einen oder mehrere gesonderte Anschlüsse des ASIC geschaltet werden können. Die Auswahl der in der Regel nacheinander zu testenden Signale kann beispielsweise über die Serial Peripheral Interface (SPI)- Schnittstelle oder mittels einer Schnittstelle gemäß dem IEEE-Standard 1149.1 (auch bekannt als: Joint Test Action Group, JTAG) erfolgen. Dies bedingt bisher, dass wesentliche Teile der ASIC-lnfrastruktur wie beispielsweise die interne Spannungsversorgung, die Spannungsreferenz, die Kommunikationsschnittstelle und der Digitalteil des ASIC oder zumindest Bereiche des Digitalteils des ASIC sowie Teile des Analogteils in Betrieb sind.

Dadurch kann die Testbarkeit - insbesondere die der primären internen

Testgrößen wie beispielsweise der primären Spannungsversorgung, der primären Spannungsreferenz und der Reset-Signale der primären

Spannungsversorgung - eines ASIC eingeschränkt werden. Sollen primäre interne Signale eines ASIC über die Test-Schnittstelle nach außen geführt werden können, ist ein sorgfältiges und mitunter aufwendiges Design erforderlich, um sicherzustellen, dass der Normalbetrieb des ASIC, insbesondere dessen Hochlauf durch die Testbarkeit der entsprechenden Signale nicht gefährdet wird. Soll beispielsweise das Reset-Signal der primären internen Spannungsversorgung getestet werden können, so muss die

Auswirkung dieses Reset-Signals im Testbetrieb mitunter unterdrückt

beziehungsweise maskiert werden können. Eine Unterdrückung im

Normalbetrieb würde jedoch die normale Funktion des ASIC beeinträchtigen. Es muss daher sichergestellt werden, dass derartige Signale im Normalbetrieb nicht beeinträchtigt werden.

Sollen des Weiteren interne analoge Spannungen, wie zum Beispiel die primäre interne Spannungsreferenz, über einen dezentralen Analog-Multiplexer nach außen geführt werden, ist sicherzustellen, dass diese Signale im Normalbetrieb nicht beeinträchtigt werden können. Im Hochlauf falsch angesteuerte

Transmissionsgatter eines verteilten Multiplexers könnten beispielsweise die primäre interne Spannungsreferenz mit einem anderen zu testenden Signal kurzschließen und so den Hochlauf verhindern, auch wenn die falsche

Ansteuerung nur kurzzeitig erfolgt.

Beispielsweise kann es unter Umständen ebenfalls nicht möglich sein, ein Reset- Signal einer internen primären Spannungsversorgung oder ein Power-on-Reset- Signal über die Testschnittstelle zu beobachten, wenn die interne primäre Spannung dabei zu Testzwecken so klein sein muss, dass die aus dieser internen primären Spannungsversorgung abgeleitete Spannungsversorgung für den Digitalteil nicht ausreicht, um diesen zu betreiben.

Offenbarung der Erfindung

Erfindungsgemäß wird daher eine elektrische Schaltung zum Test primärer interner Signale eines ASIC zur Verfügung gestellt, wobei lediglich ein Test-Pin vorgesehen ist, über welchen eine Auswahl eines oder mehrerer zu

beobachtender digitaler Signale oder eines analogen Signals durchführbar ist. Durch eine auf diese Weise ermöglichte messtechnische Erfassung des

Stromes, der in den Test-Pin-Anschluss hineinfließt, kann auf den Zustand des zu beobachtenden Signals bzw. der zu beobachtenden Signale geschlossen werden. Eine derartige Schaltung ist besonders geeignet, die vorgenannten primären Testgrößen wie die primäre Spannungsversorgung, die primäre Spannungsreferenz und die Reset-Signale der primären Spannungsversorgung eines ASIC zu testen.

Dabei ist erfindungsgemäß ein zwischen dem Test-Pin und einem

Ausgangsanschluss der elektrischen Schaltung angeordneter Schmitt-Trigger vorgesehen, wobei bei einem Überschreiten einer Schaltschwelle des Schmitt- Triggers eine Aktivierung eines Testmodus vorgesehen ist. Ferner umfasst die elektrische Schaltung gemäß der vorliegenden Erfindung wenigstens eine zur Beobachtung eines digitalen Signals vorgesehene Teilschaltung mit einem Widerstand, einem NMOS-Transistor sowie einem UND-Gatter, an dessen ersten Eingang das digitale Signal anliegt. Dabei ist der Widerstand zwischen dem Test- Pin und dem Drain-Anschluss des NMOS-Transistors angeordnet, der Source- Anschluss des NMOS-Transistors ist mit Masse verbunden, der Gate-Anschluss des NMOS-Transistors ist mit dem Ausgang des UND-Gatters verbunden und der zweite Eingang des UND-Gatters ist mit dem Ausgangsanschluss der elektrischen Schaltung verbunden.

Vorteile der Erfindung

Die vorgeschlagene Schaltung ist prinzipiell dazu geeignet - in Abhängigkeit von der entsprechenden Realisierungsform - jedes beliebige interne digitale Signal und entsprechend einer bevorzugten Ausführungsform auch jedes beliebige interne analoge Signal eines ASIC zu testen.

Besonders vorteilhaft an der Schaltung ist, dass die ASIC-lnfrastruktur nur insoweit betriebsbereit sein muss, dass während des Tests eines digitalen oder analogen Signals lediglich eine interne Spannungsversorgung zur Verfügung steht. Neben dieser Spannungsversorgung und den entsprechend der

Ausführungsbeispiele vorgeschlagenen Schaltungen müssen keine weiteren Schaltungsteile des ASIC betriebsbereit sein. Insbesondere muss der Digitalteil des ASIC nicht funktionsbereit sein, sondern kann sich im Reset befinden. Eine Kommunikations-Schnittstelle, welche vom Digitalteil des ASIC bedient wird, ist ebenfalls nicht erforderlich.

Gegenüber den aus dem Stand der Technik bekannten Lösungen erfolgen erfindungsgemäß die Kommunikation zum eventuellen Umschalten in einen besonderen Testmodus, die Kommunikation zur Auswahl eines der zu beobachtenden digitalen oder analogen Signale sowie die messtechnische Erfassung dieser Signale über einen einzigen Anschluss des ASIC.

Dadurch wird es ermöglicht, dass die primären Testgrößen - oder beliebige andere digitale oder analoge Signale - gewissermaßen in ihrer normalen Funktion, also im Normalbetrieb, getestet beziehungsweise beobachtet werden. Beispielsweise ist das Maskieren von Reset-Signalen daher nicht erforderlich. Entsprechend kann sich das Design eines ASIC zur Darstellung der eigentlichen Funktion vereinfachen.

Der Test-Pin kann erfindungsgemäß als bidirektionale Schnittstelle aufgefasst werden, weil über diesen durch Anlegen unterschiedlich hoher Spannungen in einer geeigneten zeitlichen Abfolge eine Information, insbesondere was genau messtechnisch erfasst werden soll bzw. welcher Test-Mode aktiviert werden soll, in das ASIC hinein übertragen werden kann. Des Weiteren kann der Test-Pin aber auch Informationen über interne Signale in Form eines Stromes, welcher in diesen hineinfließt, bereitstellen.

Jedes interne digitale Signal ändert vorliegend entsprechend der Formel I _TEST = U _TEST / RX[1/2° + 1/(D _I *2 ¹ ) + 1/(D ₂ *2 ² ) + ... + 1/(D _n *2 ⁿ )] gewichtet den Strom. Wenn alle digitalen Signale LOW sind, fließt nur der Strom I _TEST = U _TEST / R* 1/2° in den Test-Pin hinein. Ist beispielsweise das interne digitale Signal Di = HIGH, so fließt zusätzlich der Strom I _TEST = U _TEST / R*1/2 ¹ in den Test-Pin hinein. In analoger Weise fließt bei einem internen digitalen Signal D ² = HIGH zusätzlich der Strom I _TEST = U _TEST / R*1/2 ² in den Test-Pin hinein. Die Ströme sind gewichtet und überlagern sich. Auf diese Weise kann durch messtechnische Erfassung des Stromes gleichzeitig bzw. parallel auf die Zustände aller internen digitalen Signale geschlossen werden. Demnach ist die Gewichtung der Ströme wesentlich für eine gleichzeitige bzw. parallele Erfassung der internen digitalen Signale, so dass eine entsprechende Gewichtung der verwendeten Widerstände für eine Funktion der Schaltung zu beachten ist.

Wird anstelle aller internen digitalen Signale Di, , D _n eines der analogen Signale Ai, ... , A _m ausgewählt, so kann auf dessen internen Spannungswert geschlossen werden, indem der Strom gemessen wird, der in den Test-Pin hineinfließt. Dieser ergibt sich zu I _TEST =U _TEST /R+U _A /R, wobei U _A der

Spannungswert des einen ausgewählten internen analogen Signals Ai, ... , A _m ist.

Die Auswahl dessen, was am Test-Pin messtechnisch erfasst werden kann, nämlich entweder alle digitalen Signale Di, D ₂ , ... , D _n gleichzeitig über gewichtete Ströme oder eines der analogen Signale Ai, A ₂ , ... , A _m über einen zur Spannung des Signals proportionalen Strom, als auch die Auswahl eines Test-Mode, erfolgt über ein Protokoll, das ebenfalls über den Test-Pin des ASIC in das ASIC übertragen wird. Dies geschieht, indem die Information darüber, was

messtechnisch erfasst werden soll bzw. welcher Test-Mode aktiviert werden soll, aus den unterschiedlich hohen Spannungspegeln am Test-Pin mit Hilfe eines Spannungsteilers und mit Hilfe von Schmitt-Triggern und Komparatoren detektiert und von einer Logik ausgewertet wird.

In einer besonderen Ausführungsform ist erfindungsgemäß vorgesehen, dass die elektrische Schaltung ferner einen zwischen dem Test-Pin und Masse

angeordneten Widerstand umfasst, dessen Wert ermittelt werden kann, indem der Strom gemessen wird, der in den Test-Pin hineinfließt, solange die Spannung am Test-Pin unterhalb der Schaltschwelle des Schmitt-Triggers liegt. Durch das Bekanntsein dieses Wertes und die Messung des Stromes, der in den Test-Pin hineinfließt, ist es im Folgenden möglich, auf die Zustände interner digitaler und analoger Signale schließen zu können.

Gemäß einer weiteren Ausführungsform ist die elektrische Schaltung ferner ausgebildet zur Beobachtung von analogen Signalen und umfasst einen

Operationsverstärker, eine einen Schmitt-Trigger aufweisende Schaltung zur Begrenzung der Eingangsspannung am Test-Pin sowie wenigstens eine zur Beobachtung des analogen Signals vorgesehene Teilschaltung. Auf diese Weise kann zusätzlich ein Test von analogen Signalen für die erfindungsgemäße Schaltung zum Test eines ASIC ermöglicht werden. Dabei umfasst gemäß einer bevorzugten Ausgestaltung die zur Beobachtung des analogen Signals vorgesehene Teilschaltung einen zwei D-Flipflops

aufweisenden Zähler und für jedes zu beobachtende analoge Signal einen ein UND-Gatter aufweisenden Decoder sowie ein Transmissionsgatter. Hierdurch wird es ermöglicht, dass je nach Zählerstand (00, 01 , 10 oder 11) der D-Flipflops eines der UND-Gatter an seinem Ausgang einen HIGH-Pegel führt .damit den EN-Eingang des entsprechenden Transmissionsgatters ansteuert, sodass selbiges eine niederohmige Verbindung zwischen seinen beiden anderen Anschlüssen herstellt. Bevorzugter Weise kann der Zähler auch aus mehr als zwei D-Flipflops aufgebaut sein. Entsprechend können dann m = 2 ^d -1 analoge Signale Ai, ... , A _m beobachtet werden, wobei d die Anzahl der D-Flipflops ist. Als Decoder ist ein klassischer 1-aus-m-Decoder in allgemein bekannter Bauweise vorgesehen, welcher im Stand der Technik auch als 1-aus-n-Decoder bezeichnet wird, bestehend aus 2 ^d UND-Gattern mit jeweils d Eingängen, wobei das UND- Gatter, dessen Eingänge alle mit den invertierten Ausgängen Q‘ der D-Flipflops verbunden sind, zur Auswahl der Beobachtung aller digitalen Signale gleichzeitig vorgesehen ist.

Bevorzugter Weise sind ein erster Eingang des jeweiligen UND-Gatters mit dem nicht-invertierten bzw. dem invertierten Ausgang eines ersten der D-Flipflops, ein zweiter Eingang des jeweiligen UND-Gatters mit dem nicht-invertierten bzw. dem invertierten Ausgang eines zweiten der D-Flipflops und der Ausgang des jeweiligen UND-Gatters mit einem Eingang zur Steuerung des jeweiligen

Transmissionsgatters verbunden. Dadurch wird erreicht, dass die verwendeten D-Flipflops die Zählerstände 00, 01 , 10 und 11 einnehmen können, sodass auf diese Weise verschiedene interne analoge Signale zur Beobachtung auswählbar sind.

Gemäß einer bevorzugten Ausgestaltung der elektrischen Schaltung ist ferner ein ODER-Gatter vorgesehen, dessen erster Eingang mit dem nicht-invertierten Ausgang des ersten der wenigstens zwei D-Flipflops, dessen zweiter Eingang mit dem nicht-invertierten Ausgang des zweiten der wenigstens zwei D-Flipflops und dessen Ausgang mit einem Eingang zur Steuerung des Operationsverstärkers verbunden ist. Der Vorteil einer solchen Ausgestaltung ist, dass basierend auf den von den D-Flipflops ausgegebenen Signalen eine Steuerung des Operationsverstärkers erfolgen kann und auf diese Weise der Strom, welcher in den Test-Pin der elektrischen Schaltung fließt, von dem jeweils ausgewählten internen analogen Signal beeinflusst wird.

In einer weiteren vorteilhaften Ausgestaltung ist für die erfindungsgemäße elektrische Schaltung ferner ein UND-Gatter vorgesehen, dessen erster Eingang mit dem invertierten Ausgang des ersten der wenigstens zwei D-Flipflops, dessen zweiter Eingang mit dem invertierten Ausgang des zweiten der wenigstens zwei D-Flipflops verbunden ist und dessen Ausgang mit einem jeweils dritten Eingang des wenigstens einen UND-Gatters, welches in der für die Beobachtung eines digitalen Signals vorgesehenen Teilschaltung angeordnet sind, verbunden ist. Dadurch kann erreicht werden, dass die Ausgänge der UND- Gatter, welche der Beobachtung eines digitalen Signals dienen, auf LOW gesetzt werden können und so keines der digitalen Signale den Strom, der in den Test- Pin des ASIC fließt, beeinflussen kann. So kann ausschließlich eine

Beobachtung analoger Signale erfolgen.

Vorteilhafterweise sind bei der Schaltung zur Begrenzung der Eingangsspannung am Test-Pin deren Eingang zwischen zwei Widerständen eines zwischen Test- Pin der elektrischen Schaltung und Masse angeordneten Spannungsteilers angeordnet und deren Ausgang mit dem Taktsignal-Eingang eines D-Flipflops verbunden.

In einer bevorzugten Ausgestaltung der Erfindung ist der Ausgangsanschluss der elektrischen Schaltung mittels eines Inverters invertiert und jeweils mit einem Clear-Eingang eines D-Flipflops verbunden. Dadurch kann der Zählerstand der D-Flipflops wieder zurückgesetzt werden, da mittels des HIGH-Pegels des Inverters die D-Flipflops über Clear-Eingänge zurückgesetzt werden können.

Besonders bevorzugt umfasst die elektrische Schaltung ferner zwei

Komparatoren zur Auswahl der zu messenden digitalen oder analogen Signale über den Test-Pin und zur Aktivierung unterschiedlicher Testmodi. Eine solche Ausgestaltung ist insbesondere vorteilhaft, weil eine derart realisierte elektrische Schaltung verschiedene Testmodi beziehungsweise Testmethoden ermöglicht und sich ferner leicht auf den Betrieb mit mehreren Anschlüssen erweitern lässt, über welche auf die gleiche Art und Weise Signale ausgewählt und beobachtet werden können.

Dabei liegt vorteilhafterweise an dem positiven Eingang der Komparatoren jeweils eine Referenzspannung an und der negative Eingang der Komparatoren ist jeweils mit dem Test-Pin verbunden. Es besteht die Möglichkeit, die

Komparatoren zu deaktivieren und deshalb die internen digitalen und/oder analogen Signale zu testen, auch wenn Betriebsspannung oder

Referenzspannung nicht ihre Zielwerte eingenommen haben, sodass

beispielsweise messtechnisch erfassbar wird, ab welcher internen

Versorgungsspannung die interne Referenzspannung ihren Zielwert erreicht oder ein internes Power-on-Reset-Signal seinen Zustand ändert.

Bevorzugter Weise ist zwischen dem negativen Eingang der Komparatoren und dem Test-Pin der elektrischen Schaltung jeweils eine aus einem Transistor sowie aus einem Widerstand und einem Kondensator bestehende Schaltung vorgesehen. Dies ermöglicht einen Schutz der Komparator-Eingänge vor zu hohen Spannungen an ihren Eingängen sowie eine Filterung und Verzögerung der Eingangssignale.

Gemäß einer weiteren bevorzugten Ausgestaltung ist in der elektrischen

Schaltung ferner ein D-Flipflop vorgesehen, dessen Taktsignal-Eingang mit dem Ausgang des Schmitt-Triggers verbunden ist und dessen nicht-invertierter Ausgang jeweils mit einem Eingang zur Steuerung des jeweiligen Komparators verbunden ist.

Alternativ ist mit Vorteil vorgesehen, dass die elektrische Schaltung zwei D- Flipflops umfasst, welche zur Bereitstellung von Ausgangssignalen vorgesehen sind. Eine Ausgabe derartiger Ausgangssignale ist vorteilhaft, da diese im ASIC dazu verwendet werden können, um bestimmte Testbedingungen zu schaffen.

Alternativ kann ein aus D-Flipflops bestehendes Schieberegister zur Auswahl der zu testenden Signale und zur Einstellung eines Test-Modes vorgesehen sein.

Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen angegeben und in der Beschreibung beschrieben. Zeichnungen

Ausführungsbeispiele der Erfindung werden anhand der Zeichnungen und der nachfolgenden Beschreibung näher erläutert. Es zeigen:

Figur 1 ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler Signale,

Figur 2 ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale,

Figur 3 ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale mit Möglichkeit zur Aktivierung verschiedener Testmodi, und

Figur 4 einen Signalverlauf zu dem vorgenannten Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale mit Möglichkeit zur Aktivierung verschiedener Testmodi gemäß Figur 3.

Ausführungsformen der Erfindung

Im Rahmen der Beschreibung der Ausführungsbeispiele der Erfindung werden die Spannungen bezogen auf Masse GND an Anschlüssen beziehungsweise Netzen beispielsweise mit U _TEST für den Anschluss TEST beziehungsweise U _VDD für das Netz VDD bezeichnet. Ströme hingegen, welche in Anschlüsse hineinfließen, werden beispielsweise mit I _TEST für den ASIC-Anschluss TEST bezeichnet.

In Figur 1 ist ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler Signale gezeigt, welches gemäß einer ersten schaltungstechnischen Realisierungsform lediglich zum Testen interner digitaler Signale geeignet ist. Über den ASIC-Anschluss TEST kann beim Anlegen einer Spannung, die größer als die Schaltschwelle des Schmitt-Triggers SMTi ist, in den Testmodus gewechselt werden. Dies wird durch einen High-Pegel am Ausgangsanschluss TM des Schaltkreises, der mit dem Ausgang des Schmitt-Triggers SMTi verbunden ist, angezeigt. Der Schmitt-Trigger SMTi und die UND-Gatter Xi bis X _n werden von einer Versorgungsspannung U _VDD versorgt, welche in Figur 1 nicht dargestellt ist. Die Schaltschwellen des Schmitt-Triggers liegen typischerweise bei 2/3 beziehungsweise bei 1/3 der Versorgungsspannung U _VDD .

Wird die Spannung U _TEST am ASIC-Anschluss TEST von 0 V an bis zur

Betriebsspannung von U _VDD erhöht, so bleibt der Ausgang des Schmitt-Triggers SMTi auf einem niedrigen LOW-Pegel, bis seine Eingangsspannung

beziehungsweise die Spannung U _TEST am ASIC-Anschluss TEST oberhalb der Schaltschwelle von typischerweise 2/3* U _VDD liegt. Solange ist es möglich, den Wert des Widerstandes Ro=2°xR mithilfe des OhnYschen Gesetzes zu

bestimmen, indem der Strom I _TEST , der in den ASIC-Anschluss TEST bei der an diesem Anschluss angelegten Spannung U _TEST fließt, bestimmt wird. Der

Widerstand ergibt sich zu RO=R=UTEST/ITEST.

Sobald das Signal am Ausgangsanschluss TM=HIGH ist, bestimmen die internen digitalen Signale Di bis D _n des ASIC den zusätzlichen Strom, welcher in den ASIC-Anschluss TEST hineinfließt, indem die Transistoren Mi bis M _n die

Widerstände Ri bis R _n mit der Masse GND verbinden. Steigen die Werte der Widerstände Ri bis R _n wie in Figur 1 beispielsweise mit Ri=2 ¹ xR, R ₂ =2 ² xR, ... , R _n =2 ⁿ xR an, so kann durch Messen des Gesamtstromes, der in den ASIC- Anschluss TEST hineinfließt und unter Berücksichtigung von R _o =R ermittelt werden, welche der internen digitalen Signale Di bis D _n einen HIGH- beziehungsweise LOW-Pegel führen, da für den am ASIC-Anschluss TEST messbaren Strom I _TEST während TM=HIGH gilt: I _TEST = U _TEST / R ^c [1/2° +

1/(Dix2 ¹ ) + 1/(D _2X 2 ² ) + ... + 1/(D _n x2 ⁿ )], wobei in diese Formel für Di ... D _n eine 1 beziehungsweise eine 0 für einen logischen HIGH- beziehungsweise LOW-Pegel einzusetzen ist. Da die Größen U _TEST und R bekannt sind, können über den gemessenen Strom I _TEST SO die Zustände der digitalen Signale Di bis D _n bestimmt werden.

Wrd die Spannung am ASIC-Anschluss TEST von U _VDD bis auf 0 V reduziert, so bleibt der Ausgang des Schmitt-Triggers SMTi solange auf einem HIGH-Pegel bis seine Eingangsspannung beziehungsweise die Spannung am ASIC- Anschluss TEST unterhalb der Schaltschwelle von typischerweise 1/3X U _VDD liegt. Dann ist TM=LOW und die internen digitalen Signale Di bis D _n haben keinen Einfluss mehr auf den Gesamtstrom, welcher in den ASIC-Anschluss TEST hineinfließt.

In Figur 2 ist ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale dargestellt, bei welchem die aus Figur 1 bekannte Schaltung um die Testbarkeit interner analoger Spannungssignale erweitert wurde, wobei dies in Figur 2 bespielhaft für drei digitale Signale Di bis D ₃ und drei analoge Signale Ai bis A ₃ dargestellt ist. Der Strom, der in den ASIC- Anschluss TEST hineinfließt, kann nun zusätzlich von der Spannung U _AI bis U _A3 eines der analogen Signale Ai bis A ₃ beeinflusst werden, indem eines dieser Signale über eines der Transmissionsgatter TG ₁ bis TG ₃ auf den positiven Eingang des mithilfe des Transistors M ₄ als Impedanzwandler arbeitenden Operationsverstärkers OP ₁ geführt wird. Der Operationsverstärker OP ₁ steuert dabei das Gate des Transistors M ₄ in der Weise an, dass sich die

Eingangsdifferenzspannung zwischen seinem positiven und seinem negativen Eingang zu 0 V ergibt. Die Spannung U _A am positiven Eingang des

Operationsverstärkers OP ₁ entspricht so dem Spannungsabfall U _R4 über dem Widerstand R ₄ =R. Entsprechend fließt durch den Widerstand R ₄ ein Strom I _R4 =U _A /R, welcher proportional zu der Spannung U _AI bis U _A3 des ausgewählten analogen Spannungssignals Ai bis A ₃ ist.

Welches der internen analogen Signale Ai bis A ₃ am ASIC-Anschluss TEST messtechnisch erfassbar ist, wird von dem Zähler, bestehend aus den D- Flipflops aus FF ₁ und FF ₂ sowie dem aus den UND-Gattern X ₅ bis X ₇

bestehenden Decoder bestimmt. Je nach Zählerstand (01 , 10 oder 11) führt eines der UND-Gatter an seinem Ausgang einen HIGH-Pegel und steuert damit den EN-Eingang (enable) des entsprechenden Transmissionsgatters TG ₁ bis TG ₃ an, sodass dies eine niederohmige Verbindung zwischen seinen beiden anderen Anschlüssen herstellt. Die Transmissionsgatter, deren EN-Eingang auf einem LOW-Pegel liegen, sind entsprechend hochohmig.

Ist der Zählerstand nicht 00, so ist der Ausgang des ODER-Gatters Xs HIGH und der Operationsverstärker OP ₁ arbeitet in der zuvor beschriebenen Weise.

Gleichzeitig sind auch der Ausgang des UND-Gatters X ₄ und damit auch die Ausgänge der UND-Gatter Xi bis X ₃ auf LOW geschaltet, sodass keines der digitalen Signale Di bis D ₃ den Strom, welcher in den ASIC-Anschluss TEST hineinfließt, beeinflussen kann. Der Strom, der in den ASIC-Anschluss TEST hineinfließt, ergibt sich zu I _TEST =U _TEST /R+U _A /R, wobei U _A einer Spannung U _AI bis U _A3 entsprechend dem Zählerstand entspricht. Da die Größen U _TEST und R bekannt sind, kann über den gemessenen Strom I _TEST SO die Spannung des ausgewählten internen analogen Signals bestimmt werden.

Ist der Zählerstand hingegen 00, so ist der Ausgang des ODER-Gatters Xs auf LOW und der Operationsverstärker OPi ist deaktiviert. Der Ausgang des hier verwendeten Operationsverstärkers OPi liegt dann auf 0 V. Alternativ oder zusätzlich könnte der positive Eingang des Operationsverstärkers OPi von einem Transistor auf Masse GND gezogen werden (nicht dargestellt in Figur 2). Beim Zählerstand 00 ist auch der Ausgang des UND-Gatters X ₄ auf HIGH, sodass die digitalen Signale Di bis D ₃ den Strom, der in den ASIC-Anschluss TEST hineinfließt, wie für Figur 1 beschrieben beeinflussen können.

Der Zählerstand wird mit jeder steigenden Flanke des Ausgangssignals des Schmitt-Triggers SMT ₂ inkrementiert. Ist der Zählerstand 11 erreicht, wird er mit der nächsten steigenden Flanke am CLK-Eingang des D-Flipflops FF ₂ wieder auf 00 gesetzt. Mit TM=LOWwird er ebenfalls auf 00 gesetzt, weil der HIGH-Pegel des Inverters Xg die D-Flipflops FF ₁ und FF ₂ über ihre CLR-Eingänge (clear) zurücksetzt (die Ausgänge Q der D-Flipflops sind dann LOW).

Der Ausgang des Schmitt-Triggers SMT ₂ wechselt von LOW auf HIGH, wenn seine Eingangsspannung über die Schaltschwelle von typischerweise 2/3X U _VDD steigt. Er wechselt von HIGH auf LOW, wenn seine Eingangsspannung unter die Schaltschwelle von typischerweise 1/3X U _VDD sinkt. Über die Transistoren M ₆ und Mg sowie den aus R ₇ und Rs gebildeten Spannungsteiler, wobei R ₇ =Rs=R/2, ist der Eingang des Schmitt-Triggers SMT ₂ mit dem ASIC-Test-Pin TEST verbunden. Damit der Transistor M _Q leiten kann, muss die Spannung an seinem Source-Anschluss um die Schwellspannung U _THP eines PMOS-Transistors oberhalb der Versorgungsspannung U _VDD liegen. Dies ist in der Schaltung gemäß Figur 2 der Fall, wenn U _TEST ^2X(U _VDD +U _THP ) ist. Ist U _TEST kleiner, dann sperrt M _Q und der Eingang des Schmitt-Triggers SMT ₂ wird von R ₆ auf GND gezogen. Mit jedem Spannungspuls, dessen Amplitude größer als 2X(U _VDD +U _THP ) ist, wird der Zähler demnach inkrementiert. Die Transistoren Ms und Mg dienen dem Schutz der Schmitt-Trigger SMTi und SMT ₂ . Sie begrenzen die Eingangsspannung jeweils auf maximal U _VDD -U _THN , wobei U _THN die Schwellspannung eines NMOS-Transistors ist. Der Widerstand Rs und die Transistoren M ₇ und Ms hingegen begrenzen die Source-Gate-Spannung von M _Q . Ist die Spannung am ASIC-Anschluss TEST so groß, dass die Drain- Body-Diode von M ₇ leitet und sich ein Kanal in Ms ausbilden kann, wird das Gate- Potential von M _Q angehoben, sodass die Source-Gate-Spannung von M _Q nicht wesentlich größer werden kann als die Summe aus der Schwellspannung eines PMOS-Transistors und der Flussspannung einer Drain-Body-Diode.

Das Ausführungsbeispiel gemäß Figur 2 beschränkt sich auf drei analoge Signale Ai, A ₂ , A ₃ . Durch Hinzufügen weiterer Transmissionsgatter, D-Flipflops und durch Erweiterung des 1-aus-m-Decoders ist jedoch prinzipiell eine beliebige Anzahl von analogen Signalen beobachtbar. Sollen demnach mehr als drei interne analoge Signale beobachtbar sein, so muss der 1-aus-m-Dekoder gemäß den vorstehenden Ausführungen erweitert werden. Entsprechend sind bei mehr als drei analogen Signalen und mehr als zwei D-Flipflops auch die nicht invertierten Ausgänge der weiteren D-Flipflops an zusätzliche Eingänge des ODER-Gatters und die invertierten Ausgänge der weiteren D-Flipflops an zusätzliche Eingänge des UND-Gatters anzuschließen.

In Figur 3 ist ein Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale mit der Möglichkeit zur Aktivierung verschiedener Testmodi dargestellt, bei welchem die in Figur 2 dargestellte Schaltung entsprechend erweitert wurde. Durch eine derartige Schaltung wird es möglich, über den ASIC-Anschluss TEST zusätzlich zu der Testbarkeit interner digitaler und analoger Signale auch verschiedene Testmodi zu aktivieren.

Es wird darauf hingewiesen, dass prinzipiell der in Figur 2 dargestellte Ansatz, bei welchem verschieden hohe Ansprechschwellen für mehrere Schmitt-Trigger geschaffen werden, weiterverfolgt werden könnte. Da sich jedoch die interne Versorgungsspannung U _VDD während des Tests auch verändern kann

(insbesondere nach unten), müsste dann die Spannung U _TEST am ASIC- Anschluss TEST ratiometrisch zur internen Versorgungsspannung U _VDD mitgeführt werden, was mitunter nicht möglich sein kann, da die interne Versorgungsspannung eventuell nicht über einen separaten ASIC-Anschluss messbar ist.

Es kann daher von Vorteil sein, neben dem Schmitt-Trigger SMTi, der zur Aktivierung des Testmodus dient, einen weiteren Schmitt-Trigger mit einer sehr hohen Ansprechschwelle zu verwenden, sodass auch eine erhebliche Reduktion der internen Versorgungsspannung U _VDD nicht dazu führen kann, dass dieser Schmitt-Trigger bei gleichbleibender Spannung U _TEST am ASIC-Anschluss TEST und stark reduzierter interner Versorgungsspannung U _VDD ungewollt schaltet. Die Verwendung mehrerer Schmitt-Trigger mit sehr hohen Ansprechschwellen ist dennoch möglich, verlangt aber von den Komponenten, welche im ASIC mit dem ASIC-Anschluss TEST intern verbunden sind, mitunter eine sehr hohe

Spannungsfestigkeit.

Bei der in Figur 3 dargestellten Schaltung wird daher neben dem Schmitt-Trigger SMTi zur Aktivierung des Testmodus ein weiterer Schmitt-Trigger SMT ₂ mit einer sehr hohen Ansprechschwelle verwendet. Auch diese Schaltung realisiert bespielhaft die Testbarkeit von drei digitalen Signalen Di bis D ₃ und drei analogen Signalen Ai bis A ₃ . Zusätzlich können vier verschiedene Testmodi aktiviert werden.

Der Ausgang des Schmitt-Triggers SMT ₂ wechselt von LOW auf HIGH, wenn seine Eingangsspannung über die Schaltschwelle von typischerweise 2/3* U _VDD steigt. Er wechselt von HIGH auf LOW, wenn seine Eingangsspannung unter die Schaltschwelle von typisch 1/3X U _VDD sinkt. Über die Transistoren M _Q und Mg und den Spannungsteiler aus R ₇ bis Rg, wobei R ₇ =2R/3 und Rs=R/12 und Rg=R/4, ist der Eingang des Schmitt-Triggers SMT ₂ mit dem ASIC-Test-Pin TEST

verbunden. Damit der Transistor M _Q leiten kann, muss die Spannung an seinem Source-Anschluss um die Schwellspannung U _THP eines PMOS-Transistors oberhalb der Versorgungsspannung U _VDD liegen. Das ist in der Schaltung gemäß Figur 3 der Fall, wenn U _TEST ^3X(U _VDD +U _THP ) ist. Ist U _TEST kleiner, dann sperrt M _Q und der Eingang des Schmitt-Triggers SMT ₂ wird von R ₆ auf Masse GND gezogen. Mit jedem Spannungspuls, dessen Amplitude größer als 3X(U _VDD +U _THP ) ist, schaltet das D-Flipflop FF ₃ seinen Ausgang Q von LOW auf HIGH

(beziehungsweise von HIGH auf LOW). Mit TM=LOW werden alle D-Flipflop FF ₁ bis FF ₆ auf Q=LOW gesetzt, weil der HIGH-Pegel des Inverters Xg die D-Flipflops FFi bis FF ₆ über ihre CLR-Eingänge (clear) zurücksetzt (die Ausgänge Q der D- Flipflops sind dann LOW).

Ist der Ausgang des D-Flipflops (Netz EN_CMP) LOW, so sind die Komparatoren CMPi und CMP ₂ deaktiviert. Die Ausgänge der hier verwendeten Komparatoren sind dann LOW. Ist der Ausgang des D-Flipflops HIGH, so sind die

Komparatoren CMP ₁ und CMP ₂ aktiviert. Mithilfe der Komparatoren CMP ₁ und CMP ₂ ist es durch Variation der Spannung am ASIC-Test-Pin TEST zum einen möglich, auszuwählen, ob die digitalen Signale Di bis D ₃ oder eines der analogen Signale Ai bis A ₃ über den ASIC-Anschluss TEST messtechnisch erfassbar sein sollen. Zum anderen ist es möglich, unterschiedliche Testmodi zu aktivieren. Aufgrund der Möglichkeit, die Komparatoren CMP ₁ und CMP ₂ zu deaktivieren, können die internen Signale Di bis D ₃ beziehungsweise Ai bis A ₃ auch getestet werden, wenn die Betriebsspannung U _VDD oder die

Referenzspannung U _VREF nicht ihre Zielwerte eingenommen haben. Es ist so beispielsweise über den ASIC-Anschluss TEST messtechnisch erfassbar, ab welcher internen Versorgungsspannung U _VDD die interne Referenzspannung U _VREF ihren Zielwert erreicht oder ein internes Power-on-Reset-Signal seinen Zustand ändert, ohne das die Gefahr bestünde, dass einer der Komparatoren CMP ₁ und CMP ₂ ungewollt schalten könnte.

Die aktivierten Komparatoren CMP ₁ und CMP ₂ liefern HIGH-Pegel, wenn die Spannung an ihrem jeweiligen negativen Eingang kleiner als die

Referenzspannung U _VREF ist. Die Widerstände R ₁₀ und Rn sowie die

Kondensatoren Ci und C ₂ dienen als Filter und Verzögerungsglieder. Die Transistoren M ₁₀ und Mn schützen die Komparator-Eingänge vor zu hohen Spannungen an ihren Eingängen, indem sie diese auf maximal U _VDD -U _THN begrenzen, wobei U _THN die Schwellspannung eines NMOS-Transistors ist. Unter Berücksichtigung des Spannungsteilers aus den Widerständen R ₇ bis Rg sind die Komparator-Ausgänge von CMP ₁ beziehungsweise CMP ₂ entsprechend bei einer Spannung UTEST>3X UVREF beziehungsweise UTEST>4X UVREF auf HIGH, andernfalls ist der jeweilige Komparator-Ausgang auf LOW.

In den Ausführungsbeispielen gemäß Figur 2 und Figur 3 werden sowohl die Flipflops FF ₁ und FF ₂ als auch die Flipflops FF ₄ , FF ₅ und FF ₆ zurückgesetzt. Die Flipflops FF ₁ und FF ₂ wählen dabei entweder alle digitalen Signale gleichzeitig aus (Zählerstand 00) oder eines der analogen Signale (Zählerstand 01 , 10, 11). Die Flipflops FFs und FF ₆ sind hingegen zur Auswahl eines Test-Mode vorgesehen.

In Figur 4 ist der Signalverlauf zu dem vorgenannten Ausführungsbeispiel einer elektrischen Schaltung zum Test digitaler und analoger Signale mit Möglichkeit zur Aktivierung verschiedener Testmodi gemäß Figur 3 dargestellt, wobei zur Darstellung der zeitlichen Signalverläufe beispielhaft eine Versorgungsspannung von U _VDD =5V und eine Referenzspannung von U _VREF =1V angenommen werden und die Zeitpunkte 1 bis 7 mit eingekreisten Ziffern gekennzeichnet sind.

Wie in Figur 4 dargestellt ist, treten am Test-Pin teilweise höhere Spannungen auf als von dem nachfolgenden Schmitt-Trigger verarbeitet werden können, beispielsweise bis zu 20 V. Die aus den Komponenten M ₆ , M ₇ , Ms, Mg, Rs und R ₆ gebildete Schaltung, welche in Figur 2 abgebildet ist, schützt den Eingang des Schmitt-Triggers SMT ₂ vor diesen hohen Spannungen.

Zum Zeitpunkt 1 ändert die Spannung U _TEST ihren Wert von 0 V auf 5 V.

Entsprechend ist der Ausgang des Schmitt-Triggers SMTi auf HIGH und der des Inverters X ₉ auf LOW (CLR_FF=LOW).

Zum Zeitpunkt 2 ändert die Spannung U _TEST ihren Wert kurzzeitig von 5 V auf 20 V (und anschließend wieder auf 5 V). Entsprechend ist der Ausgang des Schmitt-Triggers SMT ₂ (kurzzeitig) HIGH und der des D-Flipflop FF ₃ wechselt von LOW auf HIGH. Die Komparatoren CMP ₁ und CMP ₂ werden damit aktiviert.

Zum Zeitpunkt 3 ändert die Spannung U _TEST ihren Wert von 5 V auf 2.5 V.

Entsprechend wechseln der Ausgang des Komparators CMP ₂ zeitlich verzögert von LOW auf HIGH (CMPB=HIGH) und der des Komparators CMP ₁ gegenüber CMP ₂ zeitlich verzögert ebenfalls von LOW auf HIGH (CMPA=HIGH).

Entsprechend wechseln der Ausgang des D-Flipflops FF ₄ von LOW auf HIGH (CMPA_Q=HIGH) und der Ausgang des ODER-Gatters X ₁₅ wechselt von LOW auf HIGH (CMPB_H=HIGH).

Zum Zeitpunkt 4 ändert die Spannung U _TEST ihren Wert von 2.5 V auf 5 V.

Entsprechend wechseln der Ausgang des Komparators CMP ₁ zeitlich verzögert von HIGH auf LOW (CMPA=LOW) und der des Komparators CMP ₂ gegenüber CMP ₁ zeitlich verzögert ebenfalls von HIGH auf LOW (CMPB=LOW). Aufgrund des Verzögerungsgliedes, bestehend aus den Transistoren M ₁₂ und M ₁₃ , dem Widerstand R ₁₂ und dem Kondensator C ₃ , wechselt der Ausgang des ODER- Gatters X ₁₅ gegenüber dem des Komparators CMP ₂ zeitlich verzögert von HIGH auf LOW (CMPB_H=LOW). Mit CMPB_H=LOW werden der Ausgang des ODER- Gatters X ₁₂ auf HIGH und der des D-Flipflops FF ₄ auf LOW gesetzt, weil das HIGH-Signal von X ₁₂ an seinem CLR-Eingang (clear) anliegt. Während CMPB schon LOW ist und CMPB_H noch HIGH ist, ist der Ausgang des UND-Gatters X ₁₃ kurzzeitig HIGH (CMPB_P kurzzeitig HIGH). Weil der Ausgang des D- Flipflops FF ₄ zum Zeitpunkt 3 auf HIGH gesetzt wurde, entsteht am Ausgang des UND-Gatters Xu ebenfalls ein kurzer HIGH-Puls, welcher den Zähler, bestehend aus den D-Flipflops FF ₅ und FF ₆ inkrementiert und damit vom Testmodus 00 in den Testmodus 01 umschaltet. Die entsprechenden Ausgangssignale MDo und MD ₁ können im ASIC verwendet werden, um bestimmte Test-Bedingungen zu schaffen. Anstelle des vorliegend aus den D-Flipflops FF ₅ und FF ₆ bestehenden Zählers, welcher auch in Figur 3 dargestellt ist, könnte ebenfalls ein

Schieberegister zur Einstellung eines Testmodus verwendet werden, wobei die Unterscheidung zwischen einer 0 und einer 1 durch kurze und lange Pulse erfolgen könnte.

Zum Zeitpunkt 5 ändert die Spannung U _TEST ihren Wert von 5 V auf 3.5 V.

Entsprechend wechselt (nur) der Ausgang des Komparators CMP ₂ zeitlich verzögert von LOW auf HIGH (CMPB=HIGH). Entsprechend wechselt der Ausgang des ODER-Gatter X ₁₅ von LOW auf HIGH (CMPB_H=HIGH).

Zum Zeitpunkt 6 ändert die Spannung U _TEST ihren Wert von 3.5 V auf 5 V.

Entsprechend wechselt der Ausgang des Komparators CMP ₂ zeitlich verzögert von HIGH auf LOW (CMPB=LOW). Aufgrund des Verzögerungsgliedes (M ₁₂ , M ₁₃ , R ₁₂ , C ₃ ) wechselt der Ausgang des ODER-Gatters X ₁₅ gegenüber dem des Komparators CMP ₂ zeitlich verzögert von HIGH auf LOW (CMPB_H=LOW). Während CMPB schon LOW ist und CMPB_H noch HIGH ist, ist der Ausgang des UND-Gatters X ₁₃ kurzzeitig HIGH (CMPB_P kurzzeitig HIGH). Weil der Ausgang des D-Flipflops FF ₄ zum Zeitpunkt 4 auf LOW gesetzt wurde, entsteht am Ausgang des UND-Gatters X ₁₀ ebenfalls ein kurzer HIGH-Puls, der den Zähler, bestehend aus den D-Flipflops FF ₁ und FF ₂ von 00 auf 01 inkrementiert und damit, wie entsprechend für Figur 2 beschrieben, das analoge Signal Ai über das Transmission-Gate TGi auf den Operationsverstärker OPi schaltet, sodass dieses über den ASIC-Test-Pin TEST messtechnisch erfassbar wird. Zum Zeitpunkt 7 ändert die Spannung U _TEST ihren Wert kurzzeitig von 5 V auf

20 V (und danach wieder auf 5 V). Entsprechend ist der Ausgang des Schmitt- Triggers SMT ₂ (kurzzeitig) HIGH und der des D-Flipflops FF ₃ wechselt von HIGH auf LOW. Die Komparatoren CMP ₁ und CMP ₂ werden damit deaktiviert. Nun wäre beispielsweise über den ASIC-Anschluss TEST messtechnisch erfassbar, ab welcher internen Versorgungsspannung U _VDD die interne Referenzspannung

U _VREF ihren Zielwert erreicht oder ein internes Power-on-Reset-Signal seinen Zustand ändert, ohne dass die Gefahr bestünde, dass einer der Komparatoren ungewollt schalten könnte. Im weiteren zeitlichen Verlauf nach dem Zeitpunkt 7 ist in Figur 4 dargestellt, dass ein Wechsel der Spannung U _TEST von 5 V auf 2.5 V nun keinen Einfluss mehr auf die Komparatoren CMP ₁ und CMP ₂ und damit auch keinen Einfluss mehr auf den Zustand der D-Flipflops hat. Wird die Spannung U _TEST auf 0 V gesetzt, so wird der Testmodus ganz verlassen und alle D-Flipflops werden zurückgesetzt.